电子设计自动化技术课程标准授课计划-课程整体设计-教学计划-教学日历.doc

“电子设计自动化技术”课程标准一、课程概述1、课程性质 电子设计自动化技术是应用电子技术、电子信息工程技术、嵌入式技术及应用等专业的专业能力模块课程。2、课程目标通过“简易电子琴设计”等5个案例的学习与实践，培养学生运用EDA设计方法、设计语言和开发软件等知识，解决数字系统硬件电路设计相关问题的能力。3、与前后续课程的关系前修课程：C语言程序设计、数字电子技术、单片机应用技术；后续课程：毕业项目综合训练。二、课程内容设计1、课程案例描述及选取的理由案例序号案例名称案例内容选取案例理由1四位加法器设计1.1 四位加法器设计方案分析1.2 四位加法器原理图设计与时序仿真1.3 四位加法器硬件实现通过四位加法器设计实例，系统地介绍在Quartus II的开发环境中，如何利用原理图输入设计方法进行数字电路系统的设计，掌握最基本、最直观的设计方法。2三人表决器设计2.1 三人表决器设计方案分析2.2 三人表决器Verilog HDL描述与时序仿真2.3 三人表决器硬件实现通过三人表决器设计实例，系统地介绍在Quartus II的开发环境中，利用硬件描述语言输入设计方法进行组合逻辑电路设计的步骤与方法，并介绍Verilog HDL语言的基本单元与构成以及基本语句。3简易电子琴设计3.1 简易电子琴设计方案分析3.2简易电子琴Verilog HDL描述与时序仿真3.3 简易电子琴硬件实现通过简易电子琴设计实例，系统地介绍在Quartus II的开发环境中，利用Verilog HDL语言的顺序语句与并行语句进行时序逻辑电路的设计，掌握自顶向下的设计方法。4交通管理器设计4.1 交通管理器设计方案分析4.2 交通管理器综合设计与时序仿真4.3 交通管理器硬件实现通过交通管理器设计实例，系统地介绍在Quartus II的开发环境中，利用Verilog HDL语言与原理图混合方式进行数字电路系统的设计，掌握层次电路设计方法。5步进电机控制器设计5.1 步进电机控制器设计方案分析5.2 步进电机控制器Verilog HDL描述与时序仿真5.3 步进电机控制器硬件实现通过步进电机控制器设计实例，系统地介绍在Quartus II的开发环境中，利用有限状态机方式进行数字电路系统的设计，掌握同步时序逻辑电路常用设计方法。2、课程案例结构与课时分配案例序号案例模块实践任务理论基础序号名称模块内容内容教学环境课时内容课时11.1四位加法器设计方案分析1.1.1四位加法器设计方案分析1.1.1.1四位加法器设计需求分析1.1.1.2四位加法器原理框图设计现代数字系统设计室；配置PC机，FPGA开发板，Quartus II 9.0软件安装程序41.1 EDA技术及其发展1.3 面向CPLD/FPGA的EDA设计流程2四位加法器设计41.2四位加法器原理图设计与时序仿真1.2.1半加器的原理图设计与时序仿真1.2.1.1开发软件Quartus II 9.0的安装1.2.1.2 新建工程1.2.1.3添加设计文件，建立半加器的原理图设计文件1.2.1.4添加仿真文件，进行半加器时序仿真1.2.2全加器的原理图设计与时序仿真1.2.2.1利用半加器与或门进行全加器的原理图设计1.2.2.2添加设计文件，建立全加器的原理图设计文件1.2.2.3添加仿真文件，进行全加器时序仿真1.2.3四位加法器的原理图设计与时序仿真1.2.3.1利用全加器进行四位加法器的原理图设计1.2.3.2添加设计文件，建立四位加法器的原理图设计文件1.2.3.3添加仿真文件，进行四位加法器时序仿真1.3四位加法器硬件实现1.3.1四位加法器硬件实现1.3.1.1添加约束文件，进行四位加法器管脚指定1.3.1.2四位加法器的综合实现1.3.1.3四位加法器下载配置1.2 可编程逻辑器件 附录：FPGA开发板功能介绍22.1三人表决器设计方案分析2.1.1三人表决器设计方案分析2.1.1.1三人表决器设计需求分析2.1.1.2三人表决器设计原理分析现代数字系统设计室；配置PC机，FPGA开发板，安装Quartus II 9.0软件41.5硬件描述语言42.2三人表决器Verilog HDL描述与时序仿真2.2.1三人表决器的Verilog HDL描述与时序仿真2.2.1.1三人表决器的Verilog HDL源程序设计2.2.1.2 新建工程2.2.1.3添加设计文件，建立三人表决器的Verilog HDL源程序设计文件2.2.1.4添加仿真文件，进行三人表决器时序仿真2.3三人表决器硬件实现2.3.1三人表决器硬件实现2.3.1.1添加约束文件，进行三人表决器管脚指定2.3.1.2三人表决器的综合实现2.3.1.3三人表决器下载配置33.1简易电子琴设计方案分析3.1.1简易电子琴设计方案分析3.1.1.1简易电子琴设计需求分析3.1.1.2简易电子琴原理框图设计现代数字系统设计室；配置PC机，FPGA开发板，安装Quartus II 9.0软件163.1Verilog HDL语言要素3.2 Verilog HDL语句5.1结构语句5.2 Verilog HDL中LPM函数的应用83.2简易电子琴Verilog HDLL描述与时序仿真3.2.1控制电路模块的Verilog描述与时序仿真3.2.1.1 新建工程3.2.1.2添加设计文件，建立控制电路模块的Verilog HDL源程序设计文件3.2.1.3添加仿真文件，进行控制电路模块时序仿真3.2.2分频系数、LED数据产生模块的Verilog描述与时序仿真3.2.2.1添加设计文件，建立分频系数、LED数据产生模块的Verilog HDL源程序设计文件3.2.2.2添加仿真文件，进行分频系数、LED数据产生模块时序仿真3.2.3可控分频模块的Verilog描述与时序仿真3.2.3.1添加设计文件，建立可控分频模块的Verilog HDL源程序设计文件3.2.3.2添加仿真文件，进行可控分频模块时序仿真3.2.4简易电子琴顶层设计的Verilog描述与时序仿真3.2.4.1利用控制电路模块，分频系数、LED数据产生模块与可控分频模块进行简易电子琴的Verilog HDL源程序设计3.2.4.2添加设计文件，建立简易电子琴的Verilog HDL源程序设计文件3.2.4.3添加仿真文件，进行简易电子琴时序仿真3.3简易电子琴硬件实现3.3.1简易电子琴硬件实现3.3.1.1添加约束文件，进行简易电子琴管脚指定3.3.1.2简易电子琴的综合实现3.3.1.3简易电子琴下载配置44.1交通管理器设计方案分析4.1.1交通管理器设计方案分析4.1.1.1交通管理器设计需求分析4.1.1.2交通管理器原理框图设计4.1.1.3交通管理器的工作流程图设计现代数字系统设计室；配置PC机，FPGA开发板，安装Quartus II 9.0软件124.1 Verilog HDL与原理图混合设计方法4.2交通管理器综合设计与时序仿真4.2.1交通管理器核心控制模块的Verilog HDL描述与时序仿真4.2.1.1新建工程4.2.1.2添加设计文件，建立核心控制模块的Verilog HDL源程序设计文件4.2.1.3添加仿真文件，进行核心控制模块时序仿真4.2.2交通管理器显示模块的Verilog HDL描述与时序仿真4.2.2.1添加设计文件，建立显示模块的Verilog HDL源程序设计文件4.2.2.2添加仿真文件，进行显示模块时序仿真4.2.3交通管理器顶层电路原理图设计与时序仿真4.2.3.1将核心控制模块的Verilog HDL设计转换成原理图图标4.2.3.2将显示模块的Verilog HDL设计转换成原理图图标4.2.3.3利用核心控制模块与显示模块原理图图标进行交通管理器的顶层电路原理图设计4.2.3.4添加设计文件，建立交通管理器的顶层电路原理图设计文件4.2.3.5添加仿真文件，进行交通管理器时序仿真4.3交通管理器硬件实现4.3.1分频模块设计4.3.1.1添加设计文件，建立分频程序模块的Verilog HDL程序设计4.3.1.2将分频程序模块的Verilog HDL设计转换成原理图图标4.3.1.3修改交通管理器顶层原理图，添加分频模块4.3.2交通管理器硬件实现4.3.2.1添加约束文件，进行交通管理器管脚指定4.3.2.2交通管理器的综合实现4.3.2.3交通管理器下载配置55.1步进电机控制器设计方案分析5.1.1步进电机控制器设计方案分析5.1.1.1步进电机控制器设计需求分析5.1.1.2步进电机控制器的工作时序图5.1.1.3步进电机控制器的状态机结构框图现代数字系统设计室；配置PC机，FPGA开发板，安装Quartus II 9.0软件46.1有限状态机的设计6.2步进电机控制技术45.2步进电机控制器Verilog HDL描述与时序仿真5.2.1步进电机控制器状态机的Verilog HDL描述5.2.1.1新建工程5.2.1.2添加设计文件，建立步进电机控制器状态机的Verilog HDL源程序设计文件5.2.2步进电机控制器的时序仿真5.2.2.1添加仿真文件，进行步进电机控制器时序仿真5.3步进电机控制器硬件实现5.3.1步进电机控制器硬件实现5.3.1.1添加约束文件，进行步进电机控制器管脚指定5.3.1.2步进电机控制器的综合实现5.3.1.3步进电机控制器下载配置课时小计4020课时合计60注： （1）案例模块意指对案例的分解。 （2）实践任务意指对完成案例模块工作任务分解；（3）理论基础意指完成实践任务所需要的知识参考（4）教学环境意指实践教学场地分类：分为普通教室、多媒体教室、实验室、校外实习实训基地。 实践教学场地软硬件要求：如主要仪器设备、PC机、软件平台等。 （5）符号说明：指教师须讲精讲透的内容 ：指导学生自主学习的内容 2：表示所对应指定教材的第二章 7.1：表示所对应指定教材的第七章第一节三、考核项目及评价标准1、过程考核案例模块序号分值比例考核项目评价标准成绩（百分制）优良合格1.11.2101.2.1半加器的原理图设计与时序仿真1.2.2全加器的原理图设计与时序仿真1.2.3四位加法器的原理图设计与时序仿真（1）能独立完成Quartus II 9.0软件的安装、卸载及系统配置要求。（2）掌握Quartus II 9.0操作流程，能较熟练使用原理图设计方法进行四位加法器的设计，原理图设计合理，布局美观，器件选择符合要求，命名规范，并能独立解决设计过程中碰到的问题。（3）能独立添加仿真文件，并能使用Quartus II 9.0软件进行数字电子钟的时序仿真，仿真结果正确，并能对仿真结果进行详细分析。（4）能指导其他成员进行相关的实践操作。（1）能独立完成Quartus II 9.0软件的安装、卸载及系统配置要求。（2）掌握Quartus II 9.0操作流程，能较熟练使用原理图设计方法进行四位加法器的设计，原理图设计符合要求，并能在教师或同学指导下解决设计过程中碰到的问题。（3）能独立添加仿真文件，并能使用Quartus II 9.0软件进行数字电子钟的时序仿真，仿真结果正确，并能对仿真结果进行分析。（1）能在教师或同学指导下完成Quartus II 9.0软件的安装、卸载及系统配置要求。（2）掌握Quartus II 9.0操作流程，能使用原理图设计方法进行四位加法器的设计，原理图设计符合要求，并能在教师或同学指导下解决设计过程中碰到的问题。（3）能在教师或同学指导下添加仿真文件，并能使用Quartus II 9.0软件进行数字电子钟的时序仿真，仿真结果基本正确。1.3101.3.1四位加法器硬件实现（1）能独立添加约束文件，进行四位加法器管脚指定，管脚选择合理，与硬件电路对应关系明确。（2）能独立完成四位加法器的综合实现，并能根据综合、实现后的提示信息，找到错误出处并纠正。（3）能独立完成四位加法器下载配置，编程下载成功，并能对各关键操作有详细分析，能提出一些较好建议。（4）设计报告按时上交，原理图正确，管脚指定合理，思路清晰，书写规范，结果正确。（1）能独立添加约束文件，进行四位加法器管脚指定，管脚选择合理。（2）能独立完成四位加法器的综合实现，并能根据综合、实现后的提示信息，在教师或同学提示下找到错误出处并纠正。（3）能独立完成四位加法器下载配置，编程下载成功，并能对各关键操作有一般分析。（4）设计报告按时上交，原理图正确，管脚指定合理，思路比较清晰，书写比较规范，结果正确。（1）能在教师或同学指导下添加约束文件，进行数字电子钟管脚指定，管脚选择合理。（2）能在教师或同学指导下完成四位加法器的综合实现，在教师或同学指导下能根据综合、实现后的提示信息，找到错误出处并纠正。（3）能在教师或同学指导下完成四位加法器下载配置，编程下载成功。（4）设计报告按时上交，原理图基本正确，管脚指定合理，思路基本清晰，书写基本规范，结果无重大错误。2.12.2152.2.1三人表决器的Verilog HDL描述与时序仿真（1）能独立完成三人表决器Verilog HDL源程序设计，程序结构合理，语句使用正确，符合设计需求。（2）掌握Quartus II 9.0文本输入方法操作流程，能熟练使用Verilog HDL语言设计方法进行三人表决器的设计，并能独立解决设计过程中碰到的问题。（3）能独立添加仿真文件，并能使用Quartus II 9.0软件进行三人表决器的时序仿真，仿真结果正确，并能对仿真结果进行详细分析。（4）能用多种方法设计三人表决器，并能指导其他成员进行相关的实践操作。（1）能在少量提示下完成三人表决器Verilog HDLL源程序设计，程序结构比较合理，语句使用基本正确，符合设计需求。（2）掌握Quartus II 9.0文本输入方法操作流程，能较熟练使用Verilog HDL语言设计方法进行三人表决器的设计，并能在少量提示下解决设计过程中碰到的问题。（3）能独立添加仿真文件，并能使用Quartus II 9.0软件进行三人表决器的时序仿真，仿真结果正确，并能对仿真结果进行一般分析。（4）能提出其它方法设计三人表决器。（1）能在教师和同学指导下完成三人表决器Verilog HDLL源程序设计，程序结构基本合理，语句使用基本正确，基本符合设计需求。（2）基本掌握Quartus II 9.0文本输入方法操作流程，能在教师和同学指导下使用Verilog HDL语言设计方法进行三人表决器的设计，并能在教师和同学指导下解决设计过程中碰到的问题。（3）能在教师和同学指导下添加仿真文件，并能使用Quartus II 9.0软件进行三人表决器的时序仿真，仿真结果正确。2.352.3.1三人表决器硬件实现（1）能独立添加约束文件，进行三人表决器管脚指定，管脚选择合理，与硬件电路对应关系明确。（2）能独立完成三人表决器的综合实现，并能根据综合、实现后的提示信息，找到错误出处并纠正。（3）能独立完成三人表决器下载配置，编程下载成功，耗时少(提前20分钟以上完成任务)，并能对各关键操作有详细分析，能提出一些较好建议。（4）设计报告按时上交，源程序正确，思路清晰，书写规范，结果正确，分析合理。（1）能独立添加约束文件，进行三人表决器管脚指定，管脚选择合理。（2）能独立完成三人表决器的综合实现，并能根据综合、实现后的提示信息，在教师或同学的提示下找到错误出处并纠正。（3）能独立完成三人表决器下载配置，编程下载成功，耗时较少(提前10分钟以上完成任务)，并能对各关键操作有一般分析。（4）设计报告按时上交，源程序正确，思路比较清晰，书写比较规范，结果正确，分析比较合理。（1）能在教师和同学指导下添加约束文件，进行三人表决器管脚指定，管脚选择合理。（2）能在教师和同学指导下完成三人表决器的综合实现，并能根据综合、实现后的提示信息，在教师或同学的指导下找到错误出处并纠正。（3）在教师和同学指导下，能在规定的时间内完成三人表决器下载配置，编程下载成功。（4）设计报告按时上交，源程序基本正确，思路基本清晰，书写基本规范，结果无重大错误。3.13.2253.2.1控制电路模块的Verilog描述与时序仿真3.2.2分频系数、LED数据产生模块的Verilog描述与时序仿真3.2.3可控分频模块的Verilog描述与时序仿真（1）能独立完成简易电子琴Verilog HDL源程序设计，程序结构合理，语句使用正确，符合设计需求。（2）掌握Quartus II 9.0文本输入方法操作流程，能熟练使用Verilog HDL语言设计方法进行简易电子琴的设计，并能独立解决设计过程中碰到的问题。（3）能独立添加仿真文件，并能使用Quartus II 9.0软件进行简易电子琴的时序仿真，仿真结果正确，并能对仿真结果进行详细分析。（4）能用多种方法设计简易电子琴，并能指导其他成员进行相关的实践操作。（1）能在少量提示下完成简易电子琴Verilog HDL源程序设计，程序结构比较合理，语句使用基本正确，符合设计需求。（2）掌握Quartus II 9.0文本输入方法操作流程，能较熟练使用Verilog HDL语言设计方法进行简易电子琴的设计，并能在少量提示下解决设计过程中碰到的问题。（3）能独立添加仿真文件，并能使用Quartus II 9.0软件进行简易电子琴的时序仿真，仿真结果正确，并能对仿真结果进行一般分析。（4）能提出其它方法设计简易电子琴。（1）能在教师和同学指导下完成简易电子琴Verilog HDL源程序设计，程序结构基本合理，语句使用基本正确，基本符合设计需求。（2）基本掌握Quartus II 9.0文本输入方法操作流程，能在教师和同学指导下使用Verilog HDL语言设计方法进行简易电子琴的设计，并能在教师和同学指导下解决设计过程中碰到的问题。（3）能在教师和同学指导下添加仿真文件，并能使用Quartus II 9.0软件进行简易电子琴的时序仿真，仿真结果正确。3.3103.3.1简易电子琴硬件实现（1）能独立添加约束文件，进行简易电子琴管脚指定，管脚选择合理，与硬件电路对应关系明确。（2）能独立完成简易电子琴的综合实现，并能根据综合、实现后的提示信息，找到错误出处并纠正。（3）能独立完成简易电子琴下载配置，编程下载成功，耗时少(提前20分钟以上完成任务)，并能对各关键操作有详细分析，能提出一些较好建议。（4）设计报告按时上交，源程序正确，思路清晰，书写规范，结果正确，分析合理。（1）能独立添加约束文件，进行简易电子琴管脚指定，管脚选择合理。（2）能独立完成简易电子琴的综合实现，并能根据综合、实现后的提示信息，在教师或同学的提示下找到错误出处并纠正。（3）能独立完成简易电子琴下载配置，编程下载成功，耗时较少(提前10分钟以上完成任务)，并能对各关键操作有一般分析。（4）设计报告按时上交，源程序正确，思路比较清晰，书写比较规范，结果正确，分析比较合理。（1）能在教师和同学指导下添加约束文件，进行简易电子琴管脚指定，管脚选择合理。（2）能在教师和同学指导下完成简易电子琴的综合实现，并能根据综合、实现后的提示信息，在教师或同学的指导下找到错误出处并纠正。（3）在教师和同学指导下，能在规定的时间内完成简易电子琴下载配置，编程下载成功。（4）设计报告按时上交，源程序基本正确，思路基本清晰，书写基本规范，结果无重大错误。4.14.2104.2.1交通管理器核心控制模块的Verilog HDL描述与时序仿真4.2.2交通管理器显示模块的Verilog HDL描述与时序仿真4.2.3交通管理器顶层电路原理图设计与时序仿真（1）能正确进行交通管理器的原理框图设计。（2）能正确绘制交通管理器的工作流程图。（3）能独立编写核心控制模块的Verilog HDL源程序。（4）能独立编写显示模块的Verilog HDL源程序。（5）能独立生成底层模块的原理图图标，进行交通管理器顶层电路的原理图设计。（6）能独立添加仿真文件，并能使用Quartus II 9.0软件进行交通管理器的时序仿真，仿真结果正确，并能对仿真结果进行详细分析。（7）能用不同的设计方法完成设计任务，能指导其他成员完成设计。（1）交通管理器的原理框图基本正确。（2）交通管理器的工作流程图基本正确。（3）能在少量提示下进行核心控制模块的Verilog HDL源程序。（4）能独立编写显示模块的Verilog HDL源程序。（5）能在少量提示下生成底层模块的原理图图标，进行交通管理器顶层电路的原理图设计。（6）能独立添加仿真文件，并能使用Quartus II 9.0软件进行交通管理器的时序仿真，仿真结果正确，并能对仿真结果进行一般分析。（7）能提出不同的设计方法。（1）交通管理器的原理框图基本正确。（2）交通管理器的工作流程图基本正确。（3）能在教师帮助下进行核心控制模块的Verilog HDL源程序。（4）能在教师或同学指导下编写显示模块的Verilog HDL源程序。（5）能在教师或同学帮助下生成底层模块的原理图图标，进行交通管理器顶层电路的原理图设计。（6）能在教师和同学指导下添加仿真文件，并能使用Quartus II 9.0软件进行简易电子琴的时序仿真，仿真结果正确。4.354.3.1分频模块设计4.3.2交通管理器硬件实现（1）能独立完成分频程序设计，生成原理图图标，正确修改交通管理器顶层文件。（2）能独立添加约束文件，进行交通管理器管脚指定，管脚选择合理，与硬件电路对应关系明确。（3）能独立完成交通管理器的综合实现，并能根据综合、实现后的提示信息，找到错误出处并纠正。（4）能独立完成交通管理器下载配置，编程下载成功，耗时少(提前20分钟以上完成任务)，并能对各关键操作有详细分析，能提出一些较好建议。（5）设计报告按时上交，源程序正确，思路清晰，书写规范，结果正确，分析合理。（1）能在少量提示下完成分频程序设计，生成原理图图标，正确修改交通管理器顶层文件。（2）能独立添加约束文件，进行交通管理器管脚指定，管脚选择合理。（3）能独立完成交通管理器的综合实现，并能根据综合、实现后的提示信息，在教师或同学的提示下找到错误出处并纠正。（4）能独立完成交通管理器下载配置，编程下载成功，耗时较少(提前10分钟以上完成任务)，并能对各关键操作有一般分析。（5）设计报告按时上交，源程序正确，思路比较清晰，书写比较规范，结果正确，分析比较合理。（1）能在教师和同学指导下完成分频程序设计，生成原理图图标，并修改交通管理器顶层文件。（2）能在教师和同学指导下添加约束文件，进行交通管理器管脚指定，管脚选择合理。（3）能在教师和同学指导下完成交通管理器的综合实现，并能根据综合、实现后的提示信息，在教师或同学的指导下找到错误出处并纠正。（4）在教师和同学指导下，能在规定的时间内完成交通管理器下载配置，编程下载成功。（5）设计报告按时上交，源程序基本正确，思路基本清晰，书写基本规范，结果无重大错误。5.15.285.2.1步进电机控制器状态机的Verilog HDL描述5.2.2步进电机控制器的时序仿真（1）能独立完成步进电机控制器的工作时序图。（2）能独立完成步进电机控制器的状态机结构框图。（3）能独立完成步进电机控制器Verilog HDL源程序设计，程序结构合理，语句使用正确，符合设计需求。（4）能熟练使用Verilog HDL语言设计方法进行步进电机控制器的设计，并能独立解决设计过程中碰到的问题。（5）能独立添加仿真文件，并能使用Quartus II 9.0软件进行步进电机控制器的时序仿真，仿真结果正确，并能对仿真结果进行详细分析。（6）能用多种方法设计步进电机控制器，并能指导其他成员进行相关的实践操作。（1）能完成步进电机控制器的工作时序图。（2）能完成步进电机控制器的状态机结构框图。（3）能在少量提示下完成步进电机控制器VERILOG HDL源程序设计，程序结构比较合理，语句使用基本正确，符合设计需求。（4）能较熟练使用Verilog HDL语言设计方法进行步进电机控制器的设计，并能在少量提示下解决设计过程中碰到的问题。（5）能独立添加仿真文件，并能使用Quartus II 9.0软件进行步进电机控制器的时序仿真，仿真结果正确，并能对仿真结果进行一般分析。（6）能提出其它方法设计步进电机控制器。（1）能在教师和同学指导下完成步进电机控制器的工作时序图。（2）能在教师和同学指导下完成步进电机控制器的状态机结构框图。（3）能在教师和同学指导下完成步进电机控制器Verilog HDL源程序设计，程序结构基本合理，语句使用基本正确，基本符合设计需求。（4）能在教师和同学指导下使用Verilog HDL语言设计方法进行步进电机控制器的设计，并能在教师和同学指导下解决设计过程中碰到的问题。（5）能在教师和同学指导下添加仿真文件，并能使用Quartus II 9.0软件进行步进电机控制器的时序仿真，仿真结果正确。5.325.3.1步进电机控制器硬件实现（1）能独立添加约束文件，进行步进电机控制器管脚指定，管脚选择合理，与硬件电路对应关系明确。（2）能独立完成步进电机控制器的综合实现，并能根据综合、实现后的提示信息，找到错误出处并纠正。（3）能独立完成步进电机控制器下载配置，编程下载成功，耗时少(提前20分钟以上完成任务)，并能对各关键操作有详细分析，能提出一些较好建议。（4）设计报告按时上交，源程序正确，思路清晰，书写规范，结果正确，分析合理。（1）能独立添加约束文件，进行步进电机控制器管脚指定，管脚选择合理。（2）能独立完成步进电机控制器的综合实现，并能根据综合、实现后的提示信息，在教师或同学的提示下找到错误出处并纠正。（3）能独立完成步进电机控制器下载配置，编程下载成功，耗时较少(提前10分钟以上完成任务)，并能对各关键操作有一般分析。（4）设计报告按时上交，源程序正确，思路比较清晰，书写比较规范，结果正确，分析比较合理。（1）能在教师和同学指导下添加约束文件，进行步进电机控制器管脚指定，管脚选择合理。（2）能在教师和同学指导下完成步进电机控制器的综合实现，并能根据综合、实现后的提示信息，在教师或同学的指导下找到错误出处并纠正。（3）在教师和同学指导下，能在规定的时间内完成步进电机控制器下载配置，编程下载成功。（4）设计报告按时上交，源程序基本正确，思路基本清晰，书写基本规范，结果无重大错误。成绩合计2、综合考核综合考核内容依据本课程案例库综合拟定，有关操作程序按教务处相关规定执行。3、成绩评定过程考核60%，综合考核40%。四、课程资源1、案例库案例序号案例名称案例内容考核项目1健身游戏机设计1.1健身游戏机设计方案分析1.1.1健身游戏机原理框图设计1.2 健身游戏机综合设计与时序仿真1.2.1健身游戏机程序设计1.2.2健身游戏机运行测试1.2.3健身游戏机时序仿真结果1.3 健身游戏机硬件实现1.3.1健身游戏机硬件实现1.3.2健身游戏机设计报告2计算器设计2.1计算器设计方案分析2.1.1计算器原理框图设计2.2 计算器VERILOG HDL描述与时序仿真2.2.1计算器程序设计2.2.2计算器运行测试2.2.3计算器时序仿真结果2.3 计算器硬件实现2.3.1计算器硬件实现2.3.2计算器设计报告3三层电梯控制器设计3.1三层电梯控制器设计方案分析3.1.1三层电梯控制器原理框图设计3.2 三层电梯控制器VERILOG HDL描述与时序仿真3.2.1三层电梯控制器程序设计3.2.2三层电梯控制器运行测试3.2.3三层电梯控制器时序仿真结果3.3 三层电梯控制器硬件实现3.3.1三层电梯控制器硬件实现3.3.2三层电梯控制器设计报告4数字频率计设计4.1数字频率计设计方案分析4.1.1数字频率计原理框图设计4.2 数字频率计VERILOG HDL描述与时序仿真4.2.1数字频率计程序设计4.2.2数字频率计运行测试4.2.3数字频率计时序仿真结果4.3 数字频率计硬件实现4.3.1数字频率计硬件实现4.3.2数字频率计设计报告5乒乓游戏机设计5.1 乒乓游戏机设计方案分析5.1.1 乒乓游戏机原理框图设计5.2 乒乓游戏机综合设计与时序仿真5.2.1乒乓游戏机程序设计5.2.2乒乓游戏机运行测试5.2.3乒乓游戏机时序仿真结果5.3 乒乓游戏机硬件实现5.3.1乒乓游戏机硬件实现5.3.2乒乓游戏机设计报告6可编程定时/计数器设计6.1 可编程定时/计数器设计方案分析6.1.1 可编程定时/计数器原理框图设计6.2 可编程定时/计数器综合设计与时序仿真6.2.1可编程定时/计数器程序设计6.2.2可编程定时/计数器运行测试6.2.3可编程定时/计数器时序仿真结果6.3 可编程定时/计数器硬件实现6.3.1可编程定时/计数器硬件实现6.3.2可编程定时/计数器设计报告7数据采集系统设计7.1 数据采集系统设计方案分析7.1.1 数据采集系统原理框图设计7.2 数据采集系统综合设计与时序仿真7.2.1数据采集系统程序设计7.2.2数据采集系统运行测试7.2.3数据采集系统时序仿真结果7.3 数据采集系统硬件实现7.3.1数据采集系统硬件实现7.3.2数据采集系统设计报告8智能函数发生器设计8.1 智能函数发生器设计方案分析8.1.1智能函数发生器原理框图设计8.2 智能函数发生器综合设计与时序仿真8.2.1智能函数发生器程序设计8.2.2智能函数发生器运行测试8.2.3智能函数发生器时序仿真结果8.3 智能函数发生器硬件实现8.3.1智能函数发生器硬件实现8.3.2智能函数发生器设计报告9数字电子钟设计9.1 数字电子钟设计方案分析9.1.1 数字电子钟原理框图设计9.2 数字电子钟VERILOG HDL描述与时序仿真9.2.1数字电子钟程序设计9.2.2数字电子钟运行测试9.2.3数字电子钟时序仿真结果9.3 数字电子钟硬件实现9.3.1数字电子钟硬件实现9.3.2数字电子钟设计报告10电子密码锁设计10.1 电子密码锁设计方案分析10.1.1 电子密码锁原理框图设计10.2 电子密码锁VERILOG HDL描述与时序仿真10.2.1电子密码锁程序设计10.2.2电子密码锁运行测试10.2.3电子密码锁时序仿真结果10.3 电子密码锁硬件实现10.3.1电子密码锁硬件实现10.3.2电子密码锁设计报告2、参考教材及参考资料参考教材：张平华等.电子设计自动化技术（Verilog HDL版）.北京理工大学出版社，2016年8月.张平华.电子设计自动化技术实验指导书.湖南信息职业技术学院（校本教材）.2016年4月.参考资料：谭会生.EDA技术及应用:Verilog HDL版. 西安电子科技大学出版社，2011(7).潘松等.EDA技术与Verilog HDL.清华大学出版社，2010(4).3、教学视频深入浅出玩转FPGA视频教程4、其他课程资源13