基于FPGA的VGA和HDMI视频拼接系统标准设计.doc

基于FPGAVGA和HDMI视频拼接系统设计摘 要伴随图像显示技术快速发展，图像用户界面和人机交互界面正朝着智能化、高速化、大屏幕化方向前进。现在图像显示系统多数是采取早期专用处理芯片，其运算速度和设计灵活性通常全部较低。FPGA 发展为图像存放和显示系统高速和高集成度提供了新方法和处理思绪，FPGA 本身拥有着强大逻辑资源，并利用片外配置资源和模块化设计思绪，可实现图像存放和显示系统。 论文采取 Altera 企业推出Cyclone IV FPGA，结合该系列芯片结构特点，对其功效和配置方法做了具体说明，并简明介绍了系统设计中所包含软硬件开发环境和显示原理，关键研究基于 FPGA 图像信号剪切、存放和显示，系统采取基于 FPGA高速阵列信号处理模式，提出了一个基于硬件图像存放和显示视频拼接显示方法。该设计以 FPGA 为数字处理关键，分为图像处理模块、图像存放模块和图像显示模块，经过处理输入视频信号，把视频剪切成两部分，分别以VGA和HDMI在两个显示器里分别显示，实现了视频拼接显示功效。关键字：FPGA VGA HDMI 拼接显示VGA and HDMI video splicing FPGA-based displayABSTRACTAs the image shows the rapid development of technology, graphical user interface and interactive interface is moving intelligent, high-speed, large screen direction. At present, the majority of the image display system is the use of dedicated processing chip early, usually its speed of operation and design flexibility are low.FPGA development for high-speed and highly integrated image storage and display system provides a new approach and solution ideas, FPGA itself has a powerful logic resources and use off-chip resource allocation and modular design ideas can be realized Images storage and display system.Thesis, Altera has introduced Cyclone IV FPGA, combined with the structural characteristics of the chips and their functions as well as a detailed configuration instructions, and a brief description of the system involved in the design of hardware and software development environment and display principle focus Cut image signal based on FPGA, storage and display, the system uses the signal processing FPGA-based high-speed mode arrays, we propose a hardware-based image storage and display method for displaying video splicing.The digital processing designed to FPGA core, divided into an image processing module, an image storage module and an image display module, by processing the input video signal, the video cut into two parts, respectively in the two VGA monitors and HDMI Lane respectively display, to achieve a video mosaic display function.Key words: FPGA VGA HDMI Tiled Display目录1 绪论12 系统总体设计和技术基础22.1 技术概述22.1.1 Altera FPGA 介绍22.1.2 显示原理32.1.3 颜色空间42.1.4 FPGA设计步骤介绍53 系统硬件设计63.1 FPGA 器件选型及外围电路63.2 FLASH电路设计83.3 DDR2电路设计83.4 视频输入电路设计103.5 VGA接口电路设计113.6 HDMI接口电路设计143.7 硬件电路总体框图154 软件部分设计164.1 图像剪切模块164.2 图像存放模块174.3 图像显示模块184.4 软件总体框图205 设计步骤及结果205.1 工程编译205.2 下载程序215.3 板级仿真和验证215.4 试验结果225.5 设计总结22参考文件24致 谢25附录261 序言伴随科学技术高速发展，显示系统应用越来越广泛，从日常生活到工业控制再到航空航天等行业全部离不开显示系统。而且伴随显示要求提升，单个显示器已经不能满足大家需求，在部分领域需要对视频进行分割拼接显示，比如大家常见安防监控。驱动液晶显示器，需要很高扫描频率和极短处理时间，而且还是驱动一定数量液晶显示器，对处理数据能力愈加苛刻。从中国外显示系统发展历程来看，关键出现了以下多个技术方案：（1）基于 ARM 显示控制系统，它是以 ARM 微控制器为处理关键，系统即使含有体积小、接口丰富和功耗低优点，不过它开发周期过长，系统不易于移植和升级，而且假如用于图像这种数据吞吐量比较大处理，其运行速度受到限制，这个问题不容忽略。（2）基于 DSP 显示控制系统，这种方法采取复杂可编程逻辑器件和数字信号处理器，含有强大数字处理能力和较快运行速率。系统虽能满足大数据量运算要求，不过成本很高，而且电路设计复杂，不利用二次开发。（3）基于FPGA显示控制系统，这种方法不仅运算速度快、电路设计简练，而且成本相对较低，还便于移植和二次开发伴随FPGA（Field-Programmable gate array）现场可编程门阵列不停发展，其价格也不停下降，逐步地显现出 FPGA 应用优势。FPGA是一个硬件架构，管脚丰富和灵活，便于进行二次开发。所以现在，嵌入式系统中越来越多采取了基于 FPGA 设计方案。 对于图像拼接技术而言，即使拼接方法众多，但各方法适用条件各异、鲁棒性差异较大，在使用时需要通盘考虑，择优选择，并针对特定应用需求进行对应改善，然而极少有些人能够对现有图像拼接方法进行总结归纳，对各图像拼接方法适用范围、算法复杂度、配准精度等问题给明确说明，造成其不能很好应用于实际项目中。 对于视频拼接技术而言：首先，实时性一直是困扰视频拼接最大障碍。在现有条件下怎样既能确保很好拼接效果，又能够很好满足实时性要求，成为当下研究中关键要处理问题；其次，在移动视频拼接系统应用需求激增情况下，缩小硬件体积也是一个关键问题。 2 系统总体设计和技术基础2.1 技术概述2.1.1 Altera FPGA 介绍 FPGA (Field Programmable Gate Array)是现场可编程门阵列，逐步替换了以往PAL、CPLD等可编程逻辑器件，是现在使用最广泛逻辑器件。 FPGA大致结构包含三个部分，CLB（可编译逻辑块），IOB（输入/输出块）和BRAM（随机储存记忆块）。可配置逻辑模块（CLB）含有RAM-based LUTs（Look-Up Tables），从而实现逻辑和存放单元。CLB可经过编程来实现广泛多样逻辑功效，一样也可储存数据。FPGA中除了含有用LUT组成分布随机存放器之外，还有块存放器（Block SelectRAM Memories）。块存放器是真正双端存放器（True Dual-Port RAM），提供了高速、分布式、大块存放资源，在FPGA里块存放器排成几条纵队，块存放器总量是由器件型号决定，这些块存放器级联后能够组成更深、更宽存放器。FPGA是基于查找表技术，查找表本质上就是一个分布式RAM存放器，所以结构等同于有4位地址线随机存放器，图所表示。 图 2.1 LUT 单元结构由图2.1可知，四个输入作为地址进行查表，该地址上值是由编译软件写好，该值就是所需要逻辑值。现在，生产FPGA厂商有Xilinx、Altera、Lattice等企业，其产品结构均基于查找表结构。本系统在设计时，采取是Altera企业生产Cyclone IV系列芯片作为系统开发。 2.1.2 显示原理VGA（Video Graphics Array），汉字是视频图形阵列，使用是模拟信号传输数据。现在大部分计算机显示器全部带有VGA接口，它是最普遍一个显示接口，图所表示。 图2.2 VGA接口HDMI（High Definition Multimedia），汉字是高清楚度多媒体接口，使用是数字信号传输数据。HDMI接口能够提供高达5Gbps数据传输带宽，确保高质量视频信号传输。图2.3 HDMI接口R、G、B(3基色信号)、HS(行同时信号)、VS(场同时信号)是我们在设计VGA和HDMI需要考虑5个信号。其中R、G、B信号为数据信号，HS、VS为控制信号。任意所需要颜色全部可由R、G、B3种基色组合得出。处理好这5个信号时序就是显示基础，下面将介绍显示时序。 图2.4 各分辨率条件下使用频率图2.5 行扫描时序图图2.6 场扫描时序图当分辨率为 1024*768 时，水平方向显示器每行有 1344（65MHz/48.363kHz）个数据位，当中 1024 个数据位用来显示像素，另外 320(1344-1024)个数据位用来输出水平消隐信号和水平同时信号。垂直方向有80（48.363kHz/60.004Hz）行，其中 768 行用于显示对应像素，其它 38（806-768）行用来输出垂直消隐信号和垂直同时信号。显示器显示完一行图像后，同时行信号，接着进行行消隐，同时信号全部采取了低电平有效同时方法。当全部行全部被扫描完后，进行场同时，并将扫描回归到屏幕左上方，和此同时进行场消隐，并为下一次扫描做准备。2.1.3 颜色空间颜色空间是颜色集合数学表示，最常见三个颜色模型是RGB、YCbCr、YUV。RGB关键用于计算机图形学中，YCbCr和YUV关键用于视频系统中，在此次设计中用到了RGB和YCbCr。RGB即红、绿、蓝三原色，能够经过它们相互叠加来得到各式各样颜色，一共能够表示256x256x256=16777216种颜色。YCbCr其中Y是指亮度分量，Cb指蓝色色度分量，而Cr指红色色度分量。关键子采样格式有 YCbCr 4:2:0、YCbCr 4:2:2 和 YCbCr 4:4:4。RGB和YCbCr两种颜色空间能够相互转换，它们转换送入以下：Y = 0.257*R+0.564*G+0.098*B+16Cb = -0.148*R-0.291*G+0.439*B+128Cr = 0.439*R-0.368*G-0.071*B+128R = 1.164*(Y-16)+1.596*(Cr-128)G = 1.164*(Y-16)-0.392*(Cb-128)-0.813*(Cr-128)B = 1.164*(Y-16)+2.017*(Cb-128)2.1.4 FPGA设计步骤介绍1.设计输入硬件描述语言 设计输入在大规模系统中使用硬件描述语言(HDL)，在较小规模系统中使用原理图或使用用户定义原语实现模块功效。 现在，在实际开发中应用最广就是硬件描述语言，即HDL。设计常见硬件描述语言是Verilog HDL和VHDL。和VHDL相比，Verilog HDL就是在C语言基础上发展起来一个件描述语言，仿真器Verilog-XL推出后使得Verilog HDL快速得到推广应用。编写代码对综合结果起着决定性作用，好编码风格能够更方便地配合综合工具利用最新技术得出愈加好结果；经过深思熟虑设计将会有清楚结构和模块，更轻易进行验证，从而有利于缩短设计周期。总来讲，VHDL/Verilog编码风格是很关键。本设计采取IEEE Verilog 标准作为设计规范，提升了设计可重用性。2 行为级仿真 行为级仿真，也称为前仿真，是在编译之前对用户所设计电路进行逻辑功效验证。假如发觉错误，则返回设计修改逻辑设计。测试台关键是给被测实体加上输入激励，然后进行编译，再比较其输出是否和期望值一致，并给出部分提醒信息，直到仿真正确为止。这部分工作很关键，因为若行为级仿真做不到位，会直接影响最终电路功效，必需要确保经过前提下，再进行下面操作。 3.综合优化 综合工具作用是将代码综合成为实际电路。4. 设计约束文件 FPGA设计中约束文件能够完成时序约束、管脚约束。5. 布局布线后仿真 布局布线后仿真关键是将Xilinx布线后所产生延迟加反标到电路后面进行仿真，它将全部延迟信息全部计算进去，不仅包含了门延时，还包含了实际布线延时，所以布局布线后仿真最贴近芯片实际工作情况，反应结果最为正确。 6. 电路下载验证 下载验证关键是将布线后产生结果转换为配置文件以后放入FPGA中。3 系统硬件设计系统硬件电路设计成功是否，是整个系统能否成功运行起来前提条件。本章将对系统硬件设计做具体介绍。3.1 FPGA 器件选型及外围电路在此次设计中，采取FPGA为Altera企业Cyclone IV系列EP4CE30F23C6N，它含有28848个逻辑单元，可用IO为532个，内嵌存放器为594KB，完全能够胜任此次工作。FPGA配套外围电路关键有时钟电路和JTAG调试下载电路。FPGA系统时钟从外部引入，采取是50M有源晶振，电路图图3.1所表示。图3.1 时钟发生电路JTAG接口用于下载和调试程序，电路图如3.2所表示图3.2 JTAG接口3.2 FLASH电路设计 因为FPGA是基于RAM结构，不含有掉电记忆功效，所以需要FLASH存放程序，在每次上电时重新配置FPGA。此次设计选择FLASH型号为M25P64，64Mbitflash，单电源供电2.73.6V，SPI总线通讯，75M时钟（最大），VPP=9V，快速读写电压，页操作时间0.6ms，擦出一个扇区时间0.6s，整块擦除时间：标准23s，快速17s，睡眠模式电流1uA，擦写次数可达100000次，数据可保留20年。图3.3 M25P64电路3.3 DDR2电路设计本系统中需要大量存放器做视频处理数据缓存，而大容量存放器控制时序和机制全部比较复杂，所以缓存部分控制和使用是整个系统实现关键和难点之一。DDR2含有成本低、读写速度快、精密程度高等优点。该设计中采取了MICRON企业DDR2，型号为MT47H64M16HR，大小为8 Meg x 16 x 8 banks，即1G。图3.4为DDR2功效框图。图3.4 DDR2功效框图下面对DDR2引脚进行说明：(1)CK, CK#: CK, CK#为一对差分反向时钟信号。在DDR2-SDRAM中,全部地址和控制信号全部是同时信号,全部是CK上升沿和CK#下降沿出现时才会被采集输入到芯片内部。而读出数据则是以CK、CK#交叉沿为基准。(2)BAO, BA1: BAO和BA1决定具体哪个bank将被操作。(3)CKE: CKE是决定系统时钟是否有效信号,且高电平为有效电平。当系统一直处于读写过程中时,CKE必需一直保持为有效电平状态,即高电平有效电平。当CKE为无效电平时,系统电路将会进入Power Down省电模式和Self Refresh模式。(4)CS#: CS#为片选信号,低有效,当CS#为无效高电平时,系统将视任何指令为无效指令,不进行任何操作。(5)A0A13: A0A13是输入信号地址信号。(6)RAS#, CAS#,WE#:这三个信号高低电平不一样组合就决定了 DDR2-SDRAM选择哪种指令去操作,即不一样高低电平组合代表一利喻令。这其中RAS#代表行地址信号,CAS#代表列地址信号,WE#就是写使能信号。(7)DM: DM (Date Mask),该信号在写操作期间用来屏蔽掉不需要数据,高电平有效。(8)DQS, DQS#: DQS、DQS#为差分数据滤波信号。当读数据时,DQS、DQS#信号边缘应该和数据边缘保持对齐;写数据时,DQS、DQS#信号边缘则在数据中间。(9)DQ: DQ为数据总线。(10)ODT: ODT即片内终止(On-DieTermination)。就是在某一个步骤将信号处理掉,而不会对后面模块输入端造成任何影响,既不会产生反射信号也不会对后面信号组成无须要干扰。DDR2电路图图3.5所表示图3.5 DDR2电路3.4 视频输入电路设计 本设计输入视频是模拟视频信号，因为FPGA处理是数字信号，所以需要一个ADC进行转换。本设计采取了techwell企业TW2867,该芯片包含四个优异视频解码器，它经过对模拟信号采样、量化和编码完成了模数转换，生成 YCbCr信号在监控系统中很常见。 图 3.6 TW2867功效框图它不一样和其它 A/D 芯片特征为： 结合四个视频模拟抗干扰过滤器和 10 bit CMOS ADCs。 能达成全部标准，它有高性能自适应 4 H 梳状过滤器。 IF 赔偿滤波器能够提升颜色解调。 颜色瞬态改善（CTI）。 可编程色调，色饱和度，对比度，亮度，清楚度。 支持标准 ITU-R BT.656 格式或伴随 54/108MHz 时间多路复用输出。 它电路图图3.7所表示图 3.7 TW2867电路图3.5 VGA接口电路设计 因为FPGA输出是数字信号，所以需要一个DAC芯片把VGA信号转换为数字信号。此次设计采取是美国AD企业ADV7123，它含有240MHz最大采样速度，三路10位D/A转换器，它内部电路及接口图3.8所表示。图3.8 ADV7123内部图要使用ADV7123，它时序是至关关键。ADV7123操作时序图图3.9所表示，可见输出时候只要给出输出数据同时时钟即可，待时钟锁定数据后一段时间（t6）输出对应模拟RGB量。图 3.9 ADV7123 操作时序图ADV7123芯片能够和多个高精度显示系统相兼容，能广泛地应用于多种图片图像处理系统和数字视频系统中。但在设计硬件电路时需要注意多个问题：（1）IOR、IOB、IOG信号分别为红色、蓝色、绿色通道正电流输出端，在本设计中，只用到24位色彩值，R、G、B颜色数分别是8、8、8位，其它位全部接低电平。（2）COMP信号是对内部参考运放进行赔偿（3）Vref为1.235V电压参考输出，需要和模拟电源之间连接一个0.1F电容。（4）为了控制图像信号满幅度，需要在Rest管脚和GND之间连接一个滑动变阻器，经过调整Rest上电阻值来对模拟输出做出调整，从而使图像能够以最好亮度显示在显示器上，该滑动变阻器阻值选为510。（5）IOG电流值分为两种情况：当使用/SYNC信号时，IOG= 11.44Vref/Rset(mA)；当不使用/SYNC信号时，IOG=7.9896VREF/Rset(mA)。另外，为使输入电源洁净，应该将0.01F退耦电容连接在ADV7123电源端和模拟地端。设计时序时，应该注意Pclk是时钟输入端，在时钟上升沿琐存G0G9、R0R9、B0B9信号、/SYNC信号和/BLANK信号。由FPGA提供Hsync(行)和Vsync(场)同时信号，直接和VGA显示接口连接器相接。3个10位IOR、IOB、IOG信号在点时钟脉冲Pclk作用下送入到数据寄存器中，以后送到3个DAC模块中，复协议时信号和复合消隐信号加到IOR、IOB、IOG信号并送到输出端。依据以上分析，设计出VGA接口电路图3.10所表示。 图3.10 ADV7123 电路图3.6 HDMI接口电路设计HDMI 传输线包含三个不一样 TMDS 数据信息通道和一个时钟通道，这些通道用来传输音视频数据及附加信息，而FPGA输出是24位RGB信号，所以我们需要一个芯片来完成这种转换。本设计采取 Silicon Image 企业 Sil9134 作为 HDMI 源接口芯片，该芯片符合 HDMI1.3 标准HDMI 发送芯片，芯片处理最高频率达成 225MHz ，可满足对高清视频格式输入输出系统要求。Sil9134是Silicon Image 企业推出第三代HDMI接收器。它符合HDMI13规范，可支持最高单色12位深度，用HDMI线即可实现显示1080P60Hz图像。同时它后向兼容DVI 1O，所以它能够直接和DVI源相连接，比如高清数字机顶盒和PC等。高效色度转换功效将RGB视频数据转化为标清格式或高清格式Ycbcr格式。Sil9134支持HDCP加密功效，能够接收经过HDCP密钥加密信息。这些密钥降低了成本，同时对传输视频信息做了最高级安全保护。Sil9134使用了最新TMDS核技术，这种技术经过了全部HDMI兼容性测试。图3.11所表示，是Sil9134功效图。图3.11，Sil9134功效图Sil9134电路图图3.12所表示图3.12，Sil9134电路图3.7 硬件电路总体框图晶振电 路FlashDDR2FPGA输入TW2867VGA接口ADV7123HDMI接口Sil91344 软件部分设计 完成了系统硬件设计，接下来需要在 FPGA 上实现对应电路才能完成图像数据存放和显示。在研究了本设计需求以后，将 FPGA 中模块关键分为图像剪切模块、图像存放模块和图像显示模块。本设计利用 Verilog HDL 语言进行设计。下面将对图像剪切模块、图像存放模块和图像显示模块进行具体介绍。此次设计开发工具为ALTERA企业Quartes ii 12.1 。4.1 图像剪切模块 此次设计输入视频源为模拟信号，分辨率为1024x768，经过TW2867转换后，输出为16位YCbCr格式视频信号，分辨率仍然为1024x768。因为要把视频信号分别显示在VGA和HDMI两台显示器，所以要把视频信号进行分割，分割后视频分辨率为原来二分之一，即512x768,VGA显示器显示是原视频左半部分，HDMI显示器显示是原视频右半边分。下面将解释剪切代码。input11:0 clipper_top, /*视频剪切参数：top */input11:0 clipper_left, /*视频剪切参数：left */input11:0 clipper_width, /*视频剪切参数：width */input11:0 clipper_height, /*视频剪切参数：height */clipper_top、clipper_left表示剪切起始点，clipper_width、clipper_height表示剪切宽度和高度。VGA显示参数.clipper_left(12d0),.clipper_width(12d512),.clipper_top(12d0),.clipper_height(12d768),HDMI显示参数.clipper_left(12d512),.clipper_width(12d512),.clipper_top(12d0),.clipper_height(12d768),vin_x_cnt和vin_y_cnt分别为点计数和行计数，然后满足assign clipper_wr_en = (vin_x_cnt clipper_left) & (vin_x_cnt clipper_top) & (vin_y_cnt h_fp - 12d1) & (h_cnt = h_fp + h_sync + h_bp) & (h_cnt = v_fp + v_sync + v_bp) & (v_cnt v_fp - 12d1) & (v_cnt v_fp + v_sync);/*场同时产生*/assign de_net = h_video & v_video;/*视频有效数据产生*/assign hs = hs_reg;assign vs = vs_reg;assign de = de_reg;/*行计数器，用于处理行相关*/always(posedge dp_clk or negedge rst_n)beginif(!rst_n)h_cnt = 12d0;else if(h_cnt = h_total - 12d1)h_cnt = 12d0;elseh_cnt = h_cnt + 12d1;end/*场计数器，用于处理场相关*/always(posedge dp_clk or negedge rst_n)beginif(!rst_n)v_cnt = 12d0;else if(h_cnt = h_total - 12d1)if(v_cnt = v_total - 12d1)v_cnt = 12d0;elsev_cnt = v_cnt + 12d1;elsev_cnt = v_cnt;end4.4 软件总体框图 图4.2为代码经过综合以后，生成原理图，即代码步骤图。图4.2 综合后原理图5 设计步骤及结果5.1 工程编译 建立工程，在quartes ii环境下编译，编译结果图5.1所表示。图可知，该工程经过了全部步骤。图5.1 工程编译结果 从图5.1.1可知FPGA资源利用情况，其中逻辑单元LE使用了41%，管脚使用了44%，内部存放器使用了32%，由此能够知道该FPGA芯片足以担任此次设计工作。5.2 下载程序 工程编译成功以后，接着产生下载文件，下载方法图5.2所表示。 图5.2 下载程序到FPGA因为FPGA是基于RAM结构，所以不含有掉电记忆功效，则要把程序存放到EEPROM里，当FPGA上电开启时，它就从EEPROM里读取程序。5.3 板级仿真和验证程序下载到芯片后，需要利用示波器进行在线调试，因为本设计需要探测信号较多，且无法用硬件将全部信号引出供示波器连接调试，为此本设计采取Signaltap 进行现场调试。Signaltap 是基于Altera FPGA 内嵌逻辑分析仪。它只需要一个 JTAG 口就能够访问到FPGA 内部和外部全部信号。它能够探测不轻易看到信号，捕捉和显示实时信号，这么不仅避免购置昂贵“逻辑分析仪”（如示波器），还大大方便FPGA 现场调试。此次设计基础是显示时序，从图2.2.3可知，1024x768分辨率水平同时信号频率为48.3KHz，刷新频率(垂直同时信号频率)为60Hz，图像时钟为65MHz。图像时钟以FPGA时钟倍频到65MHz，图5.3是以FPGA时钟为采样时钟，对水平同时信号和垂直同时信号进行采样。图5.3 信号采样 已知FPGA时钟50M一个周期为2个时钟，从上图可知水平同时信号频率一个周期为2068个时钟，则依据运算可知水平同时信号频率为48.3KHz，同理可得垂直同时信号频率为60Hz，说明此次设计显示时序符合要求。5.4 试验结果图5.4为使用图像信号发生器，产生1024x768测试信号。图5.4 产生测试图像 图5.5所表示，是测试图像经过控制器输出图像，符合此次设计要求。图5.5 设计结果5.5 设计总结经过三个月毕业论文设计，收获颇丰，感慨良多。首先毕业论文设计要求我们认真研究该课题，了解该课题研究中国外相关背景，发展前沿及趋势，经过上网和图书馆查找相关资料，不仅给我们方案选择指明了方向，而且拓宽了视野，增加了见识。在提出一系列初步方案以后，要求我们依据客观实际情况作出最优化选择，经过各步骤各方案仔细比较，我们不仅对各元器件功效性能增加了了解，而且愈加熟悉和深刻了该方案目标和作用要求，整体方案 是由各小方案组成，这又要求我们依据误差要求及前后步骤实际情况进行优化组合。经过查阅资料后，基础掌握了论文规范书写，而在专业英语翻译部分，为我们以后对外文资料阅读打下了基础。等等这些全部为以后在工作岗位上愈加好工作有很大帮助。总而言之，此次毕业设计巩固了我们专业理论知识，拓宽了视野，其中碰到种种困难，提升了我们处理实际问题能力。同时我和班上同学相互帮助，学习，相互体谅，增强了我们团体合作精神。参考文件1 肖烊,卿粼波,罗代升.基于 FPGA 多模式显示 VGA 接口研究和设计J.计算机工程和科学,29(5):6365. 2 董兵,朱齐丹.基于 FPGA VGA 图像控制器设计和实现J.应用科技,33(10):4245. 3 朱奕丹.基于 FPGA 图像采集和 VGA 显示系统J.计算机应用,31(5):12581264. 4 廖根兴.基于 FPGA LCD 测试用信号发生器研制,硕士学位论文.长春:东北师范大学,. 5 谢磊 .