数字集成电路英文课件：Chapter 6 High Speed CMOS Logic Design.ppt

,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,*,单击此处编辑母版标题样式,*,Chapter 6:High Speed CMOS Logic Design,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,2,Outline,绪论,转变时间分析,负载电容的详细计算,斜波输入情况下改善延迟计算,针对最佳路径延迟确定门的尺寸,用逻辑强度优化路径,6.1,绪论,-1,设计逻辑电路时，不单要实现其功能，还要考虑门的尺寸是否满足时序的需求。,=,设计一个尽可能快的电路以缩短时钟周期。,从输入到输出具有最长延迟的逻辑路径为关键路径（,Critical Path,）。优化这些关键路径上的延迟，则最坏情况下的延时就会减小，电路速度就会增加。,每个门的延时由其驱动电阻和负载电容控制。,本章将首先介绍门延时的计算,首先描述负载电容的详细计算，用阶跃函数对输入波形进行近似处理，讨论其转变延时；再计算输入为斜波时的延时。,本章随后讨论关键路径上的优化，使电路速度尽可能快而面积、功耗最小。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,3,6.1,绪论,-2,传播延时,传播延时（,propagation delay,）是输入到输出的转变延时，包含多种定义方式。各种情况下，都必须在波形从高到低或者从低到高的传输过程中定义对延迟进行测量的参考点,采用,Vs,：,Vs,点输入输出相等，但每种门的,Vs,不同，取决于哪个输入先发生转变，计算延时前必须先算出每个门的转变阈值，手动计算繁琐，不使用。,使用输入和输出的,50%,点：与门的类型无关，大部分信号的,Vs,都近似等于其,50%,点。由于上升、下降时间不同，输出,50%,点可能在输入,50%,点前发生，产生负传播延时。若电路中出现负传播延时，说明路径中有一个较慢的门，需要修正设计。该种定义对传播延时而言是最实际、最直观的参考点。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,4,6.1,绪论,-3,上升、下降时间,上升时间：信号从,10%,上升到,90%,间的延时,下降时间：信号从,90%,下降到,10%,间的延时,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,5,6.2,转变时间分析,-1,简单反相器的延时,-1,本节讨论输入为阶跃信号下的转变时间；下一节则针对斜波输入。,输入为,V,OH,到,V,OL,的阶跃变化时，下拉器件关闭而上拉器件打开，集总负载电容,C,L,由通过上拉器件的电流充电，可计算,V,out,从,V,OL,充电到,0.5V,DD,的时间：,t,PLH,。,输入为,V,OL,到,V,OH,的阶跃变化时，下拉器件开启而上拉器件关闭，集总负载电容由通过下拉器件的电流放电,可计算,V,out,从,V,DD,放电到,0.5V,DD,的时间：,t,PHL,。,延时计算为：,C,L,为负载电容，,V,为电压变化量（,V,DD,/2,）,I,DS,为充放电电流，均值为,I,LH,或,I,HL,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,6,6.2,转变时间分析,-2,简单反相器的延时,-2,0.13um,工艺，,V,DD,=1.2V,，,V,T,=0.4V,，考虑速率饱和后，,NMOS,的饱和电压为,0.34V,，,PMOS,的饱和电压为,0.6V,。,输出从,1.2V,向,0.6V,变化时，电容通过,NMOS,对地放电，所有时间内器件均工作在饱和区，延时及等效阻抗如左下所示。,输出从,0V,向,0.6V,变化时，电容从电源通过,PMOS,充电，所有时间内器件均工作在饱和区，延时及等效阻抗如右上所示。,如书,193,页所示，单位尺寸器件的等效阻抗为,14.5K,和,33.5K,，与,SPICE,仿真的,12.5K,和,30K,相近。,此等效电阻只能用于时序计算，是一个近似值，不能用于其他计算。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,7,6.2,转变时间分析,-3,门尺寸的选择,(,考虑速率饱和效应,),下图为不考虑速率饱和效应时，门尺寸的选择：,反相器尺寸为,2W/W,，与非门均为,2W,，或非门为,4W/W,这些尺寸对于二次器件模型是正确的，但没有考虑速率饱和效应的影响,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,8,6.2,转变时间分析,-4,门尺寸的选择,(,考虑速率饱和效应,),考虑速率饱和效应和,C,L,，忽略其他电容，将单个器件与一对堆叠器件对比。,尺寸为,W,的单个器件比尺寸为,2W,的堆叠器件的电流小，因而其需要花费更长的时间为电容放电。,单个器件在放电过程中均处于饱和区，并提供电流,I,0,。,两个串联器件在放电过程中，,M,1,处于线性区，,V,DS1,较小；,M,2,处于饱和区，,V,DS2,较大；流过两个器件的电流等于,M,2,的饱和区电流。虽然,M,2,中的,V,GS,和,V,DS,均比,M,0,小，但由于,M,2,宽度比,M,0,大,2,倍，所以,I,12,比,I,0,大,20-25%,，导致堆叠的短沟器件放电时间较短，为使得延时相等，堆叠的短沟器件尺寸可缩小,20-25%,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,9,6.2,转变时间分析,-5,门尺寸的选择,(,考虑速率饱和效应,),对于速率饱和器件，串联器件可提供一个较大的电流。,为使得与非门、或非门与反相器延时相等，可调整与非门下拉器件为,1.6W,，而或非门上拉器件为,3.2W,，以获得相同的上升、下降延时。,此外，体效应会减小串联器件的电流；与非门、或非门本身电容也必须充放电，所以业界仍采用,2W,或者,4W,器件尺寸。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,10,6.3,负载电容的详细计算,-1,负载电容包括自身负载电容（,C,self,）、互联电容（连线电容，,C,wire,）和扇出电容（,C,fanout,）。,负载电容各组成部分计算均较复杂，本节目的是用简化公式快速计算负载电容。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,11,6.3,负载电容的详细计算,-2,门扇出电容,第一种负载电容是由于后级门的输入所引起的本级门的扇出电容,C,G,。该电容取决于本级驱动的扇出个数，总扇出电容是每个门电容的总和：,假设扇出均为反相器，驱动,V,in,这个输入，因而必须考虑与,V,in,有关的电容以及交叠电容：,C,GN,、,C,GP,和,C,OL,薄氧化层电容与电压有关，由于是从栅节点驱动,晶体管，采用,C,OX,WL,考虑最坏情况：,一般,Cg,为,2fF/um,，且,20,年保持常数。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,12,6.3,负载电容的详细计算,-3,自身电容计算,-1,自身电容是连接到输出,V,out,的所有电容之和。,考虑每个晶体管包括四个电容：,C,GS,、,C,GD,、,C,DB,、,C,SB,，并快速排除,C,GSN,、,C,GSP,、,C,SBN,、,C,SBP,，因为他们没连接到输出。而器件工作时处于饱和区或截止区，,C,GD,亦可被忽略，只留下,C,OL,。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,13,6.3,负载电容的详细计算,-4,自身电容计算,-2,交叠电容是从输入连接到输出；输入从,0,变化为,V,DD,，而输出从,V,DD,转变为,0,，交叠电容的电压摆幅为,2V,DD,，可假设幅度为,V,DD,，电容加倍来模拟，该效应为米勒效应，表示输出必须给交叠电容提供两倍的电荷以解决输入和输出在相反方向变化相同数量的现象。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,14,6.3,负载电容的详细计算,-5,自身电容计算,-3,为计算最坏情况下的自身电容，假设输入,A,从低电平转为高电平，,B,保持在低电平，输出节点和内部节点,X,的电容都必须被放电。输出节点电容为：,两个,N,沟器件在节点,X,上共用源、漏区，为,C,DB12,；两个,P,沟器件在节点,X,上共用源、漏区，为,C,SDB34,。,若,A,为低电平，,B,从低电平,转为高电平，则输出电容为,C,DB12,+C,DB3,。转变时间较快，,不是最坏情况。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,15,6.3,负载电容的详细计算,-6,自身电容计算,-4,3,输入与非门的电容计算,最坏情况下的输入电容为：,最坏情况下的输出电容为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,16,6.3,负载电容的详细计算,-7,自身电容计算,-5,实际的延迟依赖于输入转变的顺序，可通过调整信号顺序，降低延时。,假设所有输入为低电平而输出节点为高电平，,若输入,A,先到达，,M,A,开启，节点,X,充电为高电平；此后输入,B,到达，,M,B,开启，节点,Y,充电为高电平；此后输入,C,到达，,M,C,开启，必须给所有节点的电容放电。,若颠倒顺序，则,C,先到达给节点,Y,放电，随后,B,到达给节点,X,放电，,A,到达后只有输出节点需要放电。,在串联晶体管中，后到达的输入信号离输出信号远，,将使得延迟增加。,若,C,最后到达，延迟最长，必须给,C,L,+C,X,+C,Y,放电；,若,A,最迟到达，延迟最小，只需要给,C,L,放电。,若确定哪个输入会被延迟，确保其离输出最近。,给输入信号重新排序，最快的信号最靠近电源线或地。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,17,6.3,负载电容的详细计算,-8,自身电容计算,-6,除调整信号顺序外，还可调整器件尺寸以适应最坏情况。,为减小延时，确保尺寸,M,C,M,B,M,A,。,从输出到地方向，每一个器件的尺寸都应该逐渐增大，因为每个器件都必须给一个逐渐增大的电容放电。,代价是器件电容会随着器件尺寸增加而增加。,=,逐渐增大尺寸的优势被与之相应的电容增大所,抵消。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,18,6.3,负载电容的详细计算,-9,连线电容,负载电容的第三部分是连线电容，或者成为互联电容。,以前，器件相对较大而连线相对较短，互联电容可被忽略,目前，连线长，而器件变小，必须在负载电容时考虑互联电容。,对于非常长的电容，将处理其,RC,效应和电容耦合效应。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,19,6.3,负载电容的详细计算,-10,例,6.4,反相器的电容计算,若,CMOS,反相器上拉器件尺寸为,8,:2,；下拉器件尺寸为,4,:2,；同时驱动,4,个相同的反相器，互联线长度为,6um,，计算其负载电容,扇出电容为：,自身电容为：,互联电容为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,20,6.4,斜波输入情况下改善延迟计算,-1,前面章节中，计算延迟时均假设门输入为阶跃输入，实际上输入为一个有指数末尾的斜波，相比于阶跃输入延迟增加。,若输入波形按照一个给定斜率的斜波函数变化，基于,KCL,定律，输出节点的三个电流之间关系为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,21,6.4,斜波输入情况下改善延迟计算,-2,输出节点的这些电流均为输入、输出电压的函数；其中最重要的、与延时最相关的是充、放电电流,i,out,。,可选择不同输入、输出电压值，计算,i,NMOS,和,i,PMOS,，求其差值来计算充、放电电流，等高线如右下图所示。,图中心,i,out,=0,的曲线为,VTC,曲线，表示输入非常缓慢变化时反相器的直流工作点。,输入迅速增大时，工作点将移向,VTC,曲线的右边，输出电容放电。,输入迅速减小时，工作点将移向,VTC,曲线的左边，输出电容充电。,无论如何远离,VTC,曲线，电流都将增大。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,22,6.4,斜波输入情况下改善延迟计算,-3,输入从,0,阶跃变为,V,DD,时，曲线瞬间从,A,点变化为,B,点，,i,out,=i,max,，完全由,NMOS,引起的放电电流使曲线由,B,点转为,C,点。,输入从,V,DD,阶跃变为,0,时，曲线瞬间从,C,点变化为,D,点，,i,out,=i,max,，完全由,PMOS,引起的充电电流使曲线由,D,点转为,A,点。,考虑正向斜坡输入情况，电流轨迹依赖于输入斜坡的斜率。斜率高的情况类似于阶跃输入，斜坡减小时，曲线轨迹转角变得平缓，表明电流是逐渐上升到,i,max,，这使得放电时间更长，因为初期放电电流较小。斜坡输入时延时相对阶跃输入时增加。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,23,6.4,斜波输入情况下改善延迟计算,-4,例,6.5-1,阶跃输入时引起的延迟,t,PHL,step,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,24,6.4,斜波输入情况下改善延迟计算,-5,例,6.5-2,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,25,假设输入电压上升时间为,t,r,（从,-t,r,/2,到,t,r,/2,）。在,-t,r,/2,到,0,期间，,V,out,变化很小，,i,pmos,约等于,i,nmos,，,i,out,=0,；在,0,到,t,r,/2,期间,V,out,下降，,i,pmos,小于,i,nmos,，,i,out,近似为随时间线性上升；当,t=t,r,/2,，,i,out,=i,max,。,6.4,斜波输入情况下改善延迟计算,-6,例,6.5-3,斜坡输入的延时是在阶跃输入的延时上增加了一个延迟项,t,ramp,。该延时取决于本级的输入波形或上一级的输出波形。,若把上升,/,下降传播延时定位,t,in,，则对于给定的输出波形,t,ramp,=t,in,/2,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,26,6.4,斜波输入情况下改善延迟计算,-7,对于反相器而言，,t,step,为,0.7RC,，下一级可以,t,ramp,近似为,0.7RC/2,，为方便计算舍入为,0.3RC,，假设输入传播延迟约等于最后一级的传播延迟，则总延迟为：,也就是说，斜波输入的延迟计算就不必加,0.7,这个因子了。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,27,6.4,斜波输入情况下改善延迟计算,-8,例,6.6-1,反相器的延时计算,若,CMOS,反相器上拉器件尺寸为,8,:2,；下拉器件尺寸为,4,:2,；同时驱动,4,个相同的反相器，互联线长度为,0,，计算其延时。,负载电容为：,驱动,4,个同样反相器延时,t,PHL,为：,驱动,4,个同样反相器延时,t,PLH,为：,四扇出反相器的平均延时为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,28,6.4,斜波输入情况下改善延迟计算,-9,例,6.6-2,假设为斜坡输入，计算,4,个反相器构成的反相器链的延时。考虑不同的上升和下降延时的影响。,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,29,6.4,斜波输入情况下改善延迟计算,-10,例,6.7-1,若,4,个反相器链中，,NMOS,尺寸为,4,，使上升、下降延时相等，确定,PMOS,尺寸，并计算其延时：,为使得延时相等，,PMOS,器件尺寸为,NMOS,器件尺寸的,2.4,倍，即为,10,，每一个输出总电容为,4.2fF,。,整个反相器链的延时是每一级延时的,4,倍：,比例子,6.6,中，,8,PMOS,器件上获得的延时大。,该方法实际上是计算相同输入电容的门的驱动电阻之比，比第一种方法复杂,为与反相器具有输入电容，与非门的尺寸为,1.5,：,1.5,，或非门尺寸为,12/5:3/5,，故逻辑强度分别为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,48,6.6,用逻辑强度优化路径,-5,或非门的逻辑强度比与非门高，因而按照逻辑强度而言，与非门比或非门好，或者说：较低的,LE,比较高,LE,的门好,与或非门相比，与非门可获得较低的延时，应多选用与非门。反相器延时最小，但只能提供反向功能。,逻辑强度对比：,INV=1,NAND2 NAND3 NAND4,4/3 5/3 6/3,NOR2 N,OR,3 N,OR,4,5/3 7/3 9/3,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,49,6.6,用逻辑强度优化路径,-6,门的寄生参数项与工艺及门、版图有关,反相器的寄生参数项,P,为：,P,与结电容、门电容的系数有关,二输入与非门为：,二输入或非门为：,多输入门的,P,可近似为表,6.2,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,50,6.6,用逻辑强度优化路径,-7,用逻辑强度进行路径优化,需要使所有门延时中的,LE,*,FO,相等，所有门的,LE,*,FO,为：,器件尺寸为：,总延时为：可以不给出门尺寸确定最小延时，是,LE,方法的关键优势,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,51,6.6,用逻辑强度优化路径,-8,右下图为归一化延时,D,与电学强度（,FO,）的变化,延时归一化是相对于,inv,而言，电学强度是扇出电容和输入电容的比值,Y,轴截距为寄生参数项,反相器斜率为,1,，,y,轴截距为,0.5,与非门斜率为,4/3,，,y,轴截距为,1,或非门斜率为,5/3,，,y,轴截距为,1.5,比较,FO,为,1,的延时，反相器最快，,与非门其次，或非门最慢,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,52,6.6,用逻辑强度优化路径,-9,例,6.12-1,求偏斜反相器的,LE,注意此处的上升和下降时间不同，因而,LE,必须单独处理,方法一：设置延时与常规反相器延时相同，求输入电容比,1.,下降情况,2.,上升情况,3.,平均逻辑强度：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,53,6.6,用逻辑强度优化路径,-10,例,6.12-2,求偏斜反相器的,LE,注意此处的上升和下降时间不同，因而,LE,必须单独处理,方法二：用逻辑强度定义：,1.,下降情况,2.,上升情况,3.,平均逻辑强度：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,54,6.6,用逻辑强度优化路径,-11,例,6.13,用逻辑强度优化路径：,总的路径强度为：,最优的级强度为：,总的路径延时为：,最佳级强度完全由输入和输出电容、逻辑门数量与类型决定，在确定门尺寸之前就可以确定级强度,门尺寸可通过输出到输入的反向计算得到：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,55,6.6,用逻辑强度优化路径,-12,例,6.14,设计一个,8,输入的与门，负载电容为,200fF,，输入电容为,20fF,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,56,6.6,用逻辑强度优化路径,-13,分支强度,分支强度，,Branching effort,在一个节点上有一个或多个分支，意味着使第一级电路的负载加倍。引入分支强度，说明所分析路径上引出的分支。,包含分支的总路径强度为：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,57,6.6,用逻辑强度优化路径,-14,例,6.15,逻辑强度：,LE,P,=(4/3),3,电学强度：,FO,P,=C,out,/C,in,=4.5,分支强度：,BE,P,=2,*,3=6,路径强度：,PE=64,最优化的级强度：,SE,*,=(PE),1/3,=4,延时：,D=3,*,4+3,*,1=15,反向计算门尺寸：,C,in,=LE*BE*C,out,/SE,*,Z=1,*,4.5,*,(4/3)/4=1.5,Y=3,*,1.5,*,(4/3)/4=1.5,X=2,*,1.5,*,(4/3)/4=1,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,58,6.6,用逻辑强度优化路径,-15,旁路负载,-1,分支强度仅适用于其他扇出大小与所关注的路径成比例变化的情况,若某一个节点具有固定电容值，则将这些电容成为旁路负载。,有旁路负载的计算：,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,59,6.6,用逻辑强度优化路径,-15,旁路负载,-2,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,60,Digital Integrated Circuits,Faculty of Materials and Energy,GDUT,61,61,