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基于忆阻器的1T1M可重构阵列结构蒋 林*张丁月 李远成 曹 非 隆茂森(西安科技大学计算机科学与技术学院 西安 710600)(西安科技大学电气与控制工程学院 西安 710600)(西安科技大学通信与信息工程学院 西安 710600)摘 要：忆阻器(Memristor)或者阻变存储器(ReRAM)是一种具有存储和计算功能的新型非易失性存储器(NVM)，可以用作存算一体(PIM)的非冯诺依曼计算机体系架构的基础器件。针对可重构阵列处理器数据计算速度和存储速度不匹配的问题，该文采用电压阈值自适应忆阻器(VTEAM)模型，经过凌力尔特通用模拟电路仿真器(LTSPICE)仿真验证，可以实现布尔逻辑完备集。在此基础上，设计了一种1T1M忆阻器交叉阵列，具有结构简单、可重构性和高并行性的特点，利用蒙特卡罗(MC)法进行容差分析，计算精度达到0.998。该阵列与现有的先进阵列相比，能有效提升芯片的性能，降低处理延迟与能耗，可以与可重构阵列处理器结合以应对“存储墙”问题。关键词：存算一体；忆阻器；阵列；可重构中图分类号：TN601;TN710;TN79+1文献标识码：A文章编号：1009-5896(2023)08-3047-10DOI:10.11999/JEIT2207181T1M Reconfigurable Array Structure Based on MemristorJIANG Lin ZHANG Dingyue LI Yuancheng CAO Fei LONG Maosen(School of Computer Science and Technology,Xian University of Scienceand Technology,Xian 710600,China)(School of Electrical and Control Engineering,Xian University ofScience and Technology,Xian 710600,China)(School of Communication and Information Engineering,Xian University ofScience and Technology,Xian 710600,China)Abstract:Memristor or Resistive Random Access Memory(ReRAM)is a novel Non-Volatile Memory(NVM)with storage and computing functions,and it is the basic device of non-Von Neumann computer architecturewhich is Processing In Memory(PIM).To solve the speed mismatch problem between computing speed andstorage of reconfigurable array processor,the model of Voltage ThrEshold Adaptive Memristor(VTEAM)isadopted.And through the simulation of Linear Technology Simulation Program with Integrated CircuitEmphasis(LTSPICE),the complete set of Boolean logic is realized.On this basis,a 1T1M memristor crossarray is designed,which has the characteristics of simple structure,reconfiguration and high parallelism.MonteCarlo(MC)method is used for tolerance analysis,and the calculation accuracy had reached 0.998.Comparedwith the existing advanced array,the performance of this array is improved effectively,the processing delayand energy consumption are reduced,and this array can be combined with the reconfigurable array processor todeal with the“memory wall”problem.Key words:Processing In Memory(PIM);Memristor;Array;Reconfigurable 收稿日期：2022-06-01；改回日期：2022-10-28；网络出版：2022-11-07*通信作者：蒋林基金项目：国家自然科学基金(61834005)，陕西省自然科学基金(2020JM-525)，榆林市科技计划(CXY-2020-026)Foundation Items:The National Natural Science Foundation of China(61834005),The Natural Science Foundation of Shaanxi Province(2020JM-525),The Science and Technology Project of Yulin City(CXY-2020-026)第45卷第8期电 子 与 信 息 学 报Vol.45No.82023年8月Journal of Electronics&Information TechnologyAug.20231 引言在计算机系统结构设计中，正面临两大理论和技术问题，一是晶体管微缩的摩尔定律行将失效，二是“存储墙”和“冯诺依曼瓶颈”问题严峻。解决这些问题的方案是发展高性能、新型非易失性存储器(Non-Volatile Memory,NVM)和新型计算架构。新型NVM包括相变存储器(Phase ChangeRandom Access Memory,PCRAM)、铁电存储器(Ferroelectric Random Access Memory,FeRAM)、磁性存储器(Magnetic Random Access Memory,MRAM)及忆阻器，不仅能存储信息，也能利用非易失状态转变特性进行逻辑运算，从而实现存算一体。2015年，北京大学的Li等人1提出一个命名为iMemComp基于忆阻器的非冯诺依曼计算架构，整体框架是基于电阻开关(Resistive Switching,RS)器件的非易失性与可重构性搭建。2016年，Shafiee等人2提出基于阻变存储器(Resistive Ran-dom Access Memory,ReRAM)交叉开关原位模拟运算(In-Situ Analog Arithmetic in Crossbars,ISAAC)的神经网络加速器，以及清华大学的团队3提出的面积和功耗高效(ArEa and Power Efficient,AEPE)的架构，都是模拟存算一体(ProcessingIn Memory,PIM)架构。尽管模拟PIM架构能够突破冯诺依曼访存瓶颈，但无法同时兼顾精度和灵活性需求，制约了它们在云端人工智能(Artificial Intelligence,AI)场景的使用。相比于模拟PIM架构，数字PIM架构在存储器内实现纯数字逻辑，完全避免模拟计算导致的计算误差，可同时激活全部存储器阵列，具有更高的能量效率和面积效率。2018年，Zhang等人4提出一种新型混合计算架构即基于忆阻器的PIM(Mem-ristor-based Processing-in-Memory,MPiM)架构。2020年，清华大学Tu等人5设计出一种可演化AI芯片Evolver，实现了任务自适应的强化学习和架构重构能力。Li等人6提出一种基于ReRAM单脉冲PIM架构(Reram-based Single-spiking Processing-in-memory Engine,ReSiPE)。2021年，Jin等人7提出一种基于ReRAM的数/模混合(Reram-baseddigital/analog Hybrid,ReHy)PIM加速器。2022年，Lalchhandama等人8利用互补忆阻器或者互补忆阻交叉阵列，实现3D架构基于互补忆阻器的存内计算(Complementary Memristor based In-memoryComputing,CoMIC)架构。文献9提出一种AI芯片可重构数字存内计算(Reconfigurable DigitalComputing-In-Memory,ReDCIM)架构，首次在PIM架构上实现了高精度浮点与高精度整数计算。数字PIM架构的核心是阵列电路设计，目前国内外有很多成果。例如Wang等人10提出了一种基于电压阈值自适应忆阻器(Voltage ThrEshold Adapt-ive Memristor,VTEAM)的1T2M多值存储单元，利用忆阻器的特性，简化读写操作，通过仿真验证了多指存储单元读写操作的可行性。文献11提出一种基于异构忆阻器的1T2M多值存储交叉阵列设计，减少电流通路的同时简化了电路结构，并且克服了漏电流问题。文献12利用1TxM单元设计一种新型电流模式乘法器，该设计通过适当选择电路中忆阻器状态的开/关比，提高了电流放大性能，减少了85%的延迟和99%的能耗。可重构计算架构是一种兼顾能效和灵活性的计算架构，基于新型存储器和PIM，可以建立一种可重构的PIM架构，充分利用类近数据处理的存储结构所提供的高存储带宽、低访存延时。本文提出一种基于忆阻器的1T1M可重构阵列。首先根据忆阻器的结构特征和数学模型，建立VTEAM凌力尔特通用模拟电路仿真器(Linear Technology Simula-tion Program with Integrated Circuit Emphasis,LTSPICE)模型。然后通过使用忆阻器和互补金属氧化物半导体(Complementary Metal Oxide Semi-conductor,CMOS)两种器件实现忆阻比例逻辑(Memristor Ratio Logic,MRL)电路，验证该模型在数字逻辑电路中的有效性。最后，面向存算一体架构，搭建可重构忆阻阵列，实现可重构性和高并行性，缓解了可重构阵列处理器数据计算速度和存储速度不匹配的问题。2 忆阻器模型和数字逻辑验证自忆阻被美国惠普实验室13证实后，多种忆阻器模型1416被相继提出。学者根据这些模型理论以及研究应用的不同，建立了不同的通用模拟电路仿真器(Simulation Program with IntegratedCircuit Emphasis,SPICE)模型，仿真结果与忆阻器的理论公式在物理特性与数学特性上相吻合，为基于忆阻器的数字逻辑电路设计奠定了基础。2.1 忆阻器模型理想忆阻SPICE模型，无法描述实际忆阻器件的阈值特性17。构建能够准确描述忆阻器的双极性阈值行为的模型，对于推动忆阻器功能与电路设计具有重要意义。研究人员已经提出几种带阈值的双极性忆阻器模型，分为阈值自适应型忆阻器(ThrEsholdAdaptive Memristor,TEAM)模型15和VTEAM模型14,16。3048电 子 与 信 息 学 报第 45 卷文献18的忆阻器定义中，一个电压控制型的忆阻器可以由式(1)和式(2)两个方程表示，即I(t)=R1M(X,VM,t)VM(t)(1)X=f(X,VM,t)(2)其中，X是一个矢量，表示忆阻器自身的n个状态变量；RM表示忆阻器的忆阻值；VM(t)和I(t)分别表示忆阻器两端的电压和流经忆阻器的电流。对于一个带阈值的电压控制型忆阻器模型，可以用如式(3)式(5)的3个方程表示，即I=X1VM(3)dXdt=f(VM)(VM)(ROFF X)+(VM)(X RON)(4)f(VM)=VM+0.5()|VM+Vt|VM Vt|(5)()|VM|Vt其中，Vt是忆阻器的阈值电压；X是忆阻器阻值；RON和ROFF分别表示忆阻器的最低阻值和最高阻值；函数是一个阶跃函数，用来限制忆阻器的阻值在RON和ROFF之间变化；和是两个重要系数，分别表示当和时忆阻器阻值变化的速率。Biolek等人16提出的建模过程针对式(4)和式(5)使用了不同的平滑函数，最大化地减弱了由绝对值函数和阶跃函数带来的忆阻器模型数学上的收敛性问题。首先，记W(x,VM)=(VM)(ROFF x)+(VM)(x RON)(6)W(x,VM)其中，是一个由阶跃函数构成的窗函数。由于要建一个双极性阈值模型，因此要令式(5)中的为0，则变成为f(VM)=(VM 0.5|VM+Vt|VM Vt|)(7)然后，将阶跃函数平滑化为s(x)=11+ex/b(8)其中，b是一个平滑参数。再将绝对值函数平滑化为abss(x)=xs(x)s(x)(9)1.2sin(2t)k如果收敛性问题仍然出现，可以通过调整b的值来权衡模型的精确度和可靠性。如图1所示，为了接近实际器件，选择施加一个幅值为1.2 V、频率为1 Hz的正弦信号。忆阻器初始阻值Rinit为10，给忆阻器两端施加正弦激励电压，I-V特性曲线如图2所示。可以看出，VTEAM模型以阈值电压作为判断阻值状态的条件。当忆阻器两端电压大于阈值电压0.8 V时，由高阻态逐渐减小为低阻态；当忆阻器两端电压小于阈值电压0.8 V时，由低阻态逐渐增大为高阻态；当忆阻器两端电压介于0.80.8 V时，其阻态不会发生改变，具有稳定性。忆阻器的模型参数如表1所示。2.2 忆阻器数字逻辑验证自2009年Lehtonen等人19提出忆阻蕴含逻辑(IMPlication logic,IMP)后，Kvatinsky等人20在2012年提出MRL，2014年又提出忆阻辅助逻辑(Memristor-Aided loGIC,MAGIC)21。根据逻辑状态变量的不同可以将这3种电路分为两类，一类是以忆阻值作为变量的IMP和MAGIC，另一类是以电压值作为变量的MRL22。除此之外，还有一种速度快且能效高的逻辑(Fast and Energy-effi-cient LogIc,FELIX)23，第1个直接在阵列存储器上实现单周期NOR,NOT,NAND等的PIM逻辑。在数字逻辑电路中，一般通过电压高低进行逻辑判断。将忆阻器的内部逻辑状态转化为电压的逻辑状态，需要额外电路进行电路的逻辑转换，此时会占用大量的面积和消耗大量的功率。忆阻器在工艺上与CMOS工艺兼容，故将使用忆阻器和CMOS两种器件实现MRL逻辑电路，验证该VTEAM LTSPICE模型在数字逻辑电路中的有效性。图 1 VTEAM在LTSPICE中的模型子电路 图 2 VTEAM模型在正弦波激励下的I-V特性表 1 忆阻器VTEAM模型参数参数VthRinitRonRoff数值e130.8 V10 kW160 W11 kW第8期蒋 林等：基于忆阻器的1T1M可重构阵列结构3049MRL与、或逻辑运算单元如图3、图4所示，Mem1,Mem2为忆阻器，均采用VTEAM模型，V1,V2,V3,V4为周期性脉冲信号，M1,M2为NMOS管，NMOS管具体参数如表2所示。忆阻器高阻态定义为电路截止，即为逻辑“0”；低阻态定义为电路导通，即为逻辑“1”。与逻辑运算单元(Mem1,Mem2为正接)：当V1,V2为低电平时，M1,M2均未导通，电路输出Voutput为低电平；若两个忆阻器初始状态为高阻态，即逻辑“0”，V1,V2为上升沿时，V3,V4同时输入高电平，A,B均为逻辑“1”，M1,M2均导通，Mem1,Mem2为正接，阻态由高阻态转变为低阻态，即逻辑“0”转“1”。或逻辑运算单元(Mem1,Mem2为反接)：当V1,V2为低电平时，M1,M2均未导通，电路输出Voutput为低电平；若两个忆阻器初始状态为高阻态，即逻辑“0”，V1,V2为上升沿时，V3,V4同时输入低电平，A,B均为逻辑“0”，M1,M2无电流通过，输出为逻辑“0”；V3,V4同时输入高电平，A,B均为逻辑“1”，M1,M2均导通，Mem1,Mem2保持初始状态；V3输入高电平、V4输入低电平，即A为逻辑“1”、B为逻辑“0”，M1管导通、M2管截止，忆阻器为反接，Mem1保持初始状态，输出为逻辑“1”；V3输入低电平、V4输入高电平时工作过程类似，输出逻辑仍为“1”。MRL非逻辑运算单元如图5所示，Mem1,Mem2为忆阻器，均采用VTEAM模型，V1,V2为周期性脉冲信号，M1为NMOS管。忆阻器高阻态定义为电路截止，即为逻辑“0”；低阻态定义为电路导通，即为逻辑“1”。当V1为低电平时，电路输出Voutput为低电平，即逻辑状态为“0”；V1为上升沿时，V2输入高电平，M1导通，Mem2阻态由高阻态转变为低阻态，Mem2与R1并联后再与Mem1分压，输出为逻辑“0”，实现非逻辑功能。k图6(a)、图6(b)分别为MRL与、或逻辑运算电路仿真结果，V1,V2为幅值4 V的脉冲信号，V3,V4为幅值3 V的脉冲信号，R1的阻值为16，图6中Vn001表示时钟信号电压，Va表示输入端A的脉冲电压，Vb表示输入端B的脉冲电压，Voutput表示输出端的输出电压。通过观察仿真波形，可以得出输出高电平为0.8 1.2 V，低电平为0 0.4 V。k图6(c)为MRL非逻辑运算电路仿真结果，V1,V2为幅值3 V的脉冲信号，R1的阻值为20，其 图 3 MRL与逻辑运算单元 图 4 MRL或逻辑运算单元表 2 NMOS具体参数参数VdsRdsQgate数值12 V0.003 W3.6e-8 C3050电 子 与 信 息 学 报第 45 卷中Vn001表示时钟信号电压，Va表示输入端A的脉冲电压，Voutput表示输出端的输出电压。通过观察仿真波形，得出输出高电平为1.31.7 V，低电平为00.4 V。考虑工艺偏差、电压变化、温度波动等因素对电路结构的影响，导致构成电路的器件产生特性波动。在仿真部分引入了蒙特卡罗(Monte Carlo,MC)方法进行容差分析，首先修改元器件标称值为随机数，本设计中主要考虑对整体特性有较大影响的电路元素来模拟波动，如图7、图8所示。通过step指令：.step param run 1 10 1执行指定次数仿真，然后将各种电路元素的波动反映在仿真中，利用meas指令：.meas MaxVoltage MAX Voutput测量特性参数，可以对整体特性的波动进行评估。利用MC法对MRL与、或、非3种逻辑运算单元进行仿真，得到各个逻辑运算单元的执行延迟与电压精度。与先进的PIM逻辑运算单元19,21,23进行对比，如表3所示。可以发现，本设计中的MRL各个逻辑运算单元不需要读写电路，执行延迟时间最短。通过查阅SPICE Log中meas指令的运行结果，计算电压精度，MRL与、或、非逻辑运算单元的电压精度分别为0.999 6,0.997 4,0.999 4。3 可重构忆阻器阵列结构由第2节可知，利用忆阻器和CMOS两种器件实现MRL与、或、非3种逻辑运算电路，可以构成布尔逻辑完备集。本节面向PIM架构，分析PIM结构可支持的近数据处理运算类型，设计了一种1T1M可重构忆阻器阵列结构，通过LTSPICE软件进行仿真验证，并且引入MC方法进行容差分析。最后，通过外围电路的设计，为PIM架构与可重构阵列处理器的结合做准备。3.1 阵列建模方法图9描述了基于忆阻器的PIM基本电路结构，如图9(a)所示，输入为电压值，根据基尔霍夫定律(Kirchhoffs law)，通过模拟电路域的电流加，能 图 5 MRL非逻辑运算单元 图 6 MRL逻辑运算仿真曲线 图 7 电压源MC参数 图 8 电阻MC参数第8期蒋 林等：基于忆阻器的1T1M可重构阵列结构3051得到一个输出值，如式(10)所示。因此，在忆阻器阵列外围加上一些功能单元，如图9(b)所示，1个44的忆阻器阵列可以用来存储1个44的矩阵，再加上4个14的向量的输入电压，即能够在1个读延迟内完成1次向量乘矩阵的运算24。矩阵向量乘法(Matrix-Vector Multiplication,MVM)运算是神经网络计算中的主要运算，故基于忆阻器的PIM加速器能极大地提升神经网络计算的性能。I1=G11V1in+G21V2in+G31V3in+G41V4in(10)为了模拟在交叉开关中模拟域执行MVM运算。首先利用LTSPICE模拟14阵列、41阵列，如图10(a)、图10(b)所示。14阵列中，A,B,C,D为4个输入端，Mem1Mem4为4个忆阻器，V1V8为不同幅值的输入脉冲，其中V1V4提供时钟脉冲，V5V8相当于开关，控制M1M44个NMOS管的通断。41阵列中，与14阵列不同处为使用不同幅值的脉冲，V1提供时钟脉冲，V2V5相当于开关。Memij(1 i 4,1 j 4)然后模拟44阵列，如图11所示，A,B,C,D为4个输入端，实际为16个输入端，在此简化，便于观察。输出1输出4为4个输出端，为16个忆阻器，V1V8为不同幅值的输入脉冲，V1V4提供时钟脉冲，V5V8相当于开关，控制每个NMOS管的通断，从而判断忆阻器工作情况，忆阻器高、低电平可构成44矩阵。通过手动调节A,B,C,D脉冲周期，实现阵列的可重构性。一般情况下，4个输入电压构成14向量与16个忆阻器的电导值构成44矩阵做乘法累加(Multiply ACcumulate,MAC)运算，得以实现MVM运算。在本设计中，16个输入端简化为A,B,C,D 4个输入端，输入脉冲的幅值为1 V，周期依次为1 s,1.5 s,2 s,2.5 s，作为初始值。此时，阵列呈现一种静态存储，输出1输出4作为输入电压的叠加值并存储在阵列中。A,B,C,D的脉冲周期可以增减，从而控制逻辑运算的转变。例如A的脉冲周期调至2.5 s，B,C,D的脉冲周期不变，此时输出1输出3进行非逻辑运算，而输出4进行与逻辑运算，分别进行运算，此时的阵列呈现动态计算，且逻辑值能够保持稳定。可重构阵列处理器与可重构忆阻器阵列相结合，会产生外围电路，如图12所示。该电路主要由存内单元和处理单元构成，存内单元包括指令译码 图 9 基于忆阻器的PIM基本电路结构表 3 逻辑运算单元比较设计逻辑单元变量读/写电路延迟(Cycles)IMP19AND电阻值需要2OR电阻值需要3NOT电阻值需要1MAGIC21AND电阻值需要4OR电阻值需要2NOT电阻值需要1FELIX23AND电阻值需要2OR电阻值需要1NOT电阻值需要1MRLAND电压值不需要1OR电压值不需要1NOT电压值不需要13052电 子 与 信 息 学 报第 45 卷模块、反馈电路模块和控制电路模块，处理单元包括通用寄存器组、指令寄存单元、译码取数单元和计算单元。当可重构阵列处理器向指令寄存单元下发指令时，将指令送至译码取数单元，译码取数单元判断操作类型，再将部分计算指令送至存内单元。存内单元不仅可以执行常规运算操作，还可以通过结合处理单元执行存内计算操作，减少了数据在处理器与存储器间的转移，提升了处理器的运算效率。3.2 阵列功能测试14阵列、41阵列电路结构类似，输入值有4个，输出值有1个，分别为横向结构和纵向结构，图 10 阵列电路 图 11 44阵列第8期蒋 林等：基于忆阻器的1T1M可重构阵列结构3053Output=A B C D性能却完全不同，由表4进行对比。观察14阵列仿真波形，可以得出14阵列由V1V4时钟脉冲高电平时工作，输出值为V5V8各脉冲电压的叠加值，即输出电压为A,B,C,D输入电压的叠加，如图13(a)所示。观察41阵列仿真波形，可以得出41阵列由V1时钟脉冲高电平时工作，实现与逻辑功能，如图13(b)所示。图13中Vn001表示时钟信号电压，Va,Vb,Vc,Vd表示输入端A,B,C,D的脉冲电压，Voutput表示输出端的输出电压。进而搭建与分析44阵列，从图13(c)的仿真波形可以看出，Vn001高电平时工作，且不止一个输出值，分别为输出1输出4，其输出值构成电压向量(Voutput1,Voutput2,Voutput3,Voutput4)，其中，Voutput1Voutput4输出电压值依次递减，分别为593 mV,431 mV,158 mV,20 mV，实现高并行性。MC方法利用器件参数变化进行分析，使用该方法对44阵列进行容差分析，器件参数随机抽样，利用step指令执行10次仿真，使用meas指令得到观测值，计算可得输出电压向量(Voutput1,Voutput2,Voutput3,Voutput4)的平均精度为0.998。MC方法为分析漏电流问题提供了便利，由于阵列具有灵活控制输入的特点，依次选取不同的输入端进行测试，利用探针观察电流路径，发现电路不存在漏电流问题。本文提出的可重构忆阻器阵列与其他先进阵列1012对比情况，如表5所示。可重构忆阻器阵列减少了忆阻器的使用数量，由横线和纵向交叉构成且阵列压缩空间大，在芯片延迟时间、面积效率和功耗效率上有所改善。4 结束语忆阻器阵列除了集成度高、存取速度快等存储方面的优势，还有逻辑运算的优势。因此，在忆阻交叉阵列中构建数字逻辑电路是本文研究的重点。本文使用VTEAM LTSPICE模型，结合MRL 图 12 外围电路 图 13 阵列仿真波形表 4 14阵列、41阵列电路性能阵列输入值输出值功能1441叠加4141AND表 5 不同阵列比较情况模型存储单元读/写电路延时(ns/bit)功耗(fW/bit)是否重构并行读取文献101T2M需要3.0024410.0否支持文献111T2M需要0.01150.0否支持文献121TxM需要1.54396.8否不支持本文1T1M不需要0.01135.7是支持3054电 子 与 信 息 学 报第 45 卷逻辑电路，使用忆阻器和CMOS两种器件实现逻辑完备性，提出一种面向PIM架构的可重构忆阻器阵列。通过LTSPICE软件进行了仿真验证，引入MC方法进行容差分析，并与其他忆阻阵列进行比较分析。下一步工作将研究该阵列在PIM架构中的数据处理功能，建立一种分级可配置分布式共享存储结构，设计相应的PIM指令，减少可重构阵列处理器与存储间的数据移动，降低带宽需求，进一步提高计算效能。参 考 文 献LI Haitong,GAO Baobin,CHEN Zaoming,et al.Alearnable parallel processing architecture towards unity ofmemory and computingJ.Scientific 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