Altera的-CPLDFPGA.pptx

3.1 Altera3.1 Altera的的CPLD/FPGACPLD/FPGA器件系列器件系列 3.2 Altera3.2 Altera的的CPLD/FPGACPLD/FPGA器件器件3.3 Altera3.3 Altera的的CPLD/FPGACPLD/FPGA的配置的配置 AlteraAltera是著名的是著名的PLDPLD器件生产厂器件生产厂商，商，AlteraAltera的的PLDPLD器件具有高性能、器件具有高性能、高集成度和高性价比的优点，并且高集成度和高性价比的优点，并且AlteraAltera提供了全面的开发工具和丰提供了全面的开发工具和丰富的富的IPIP核、宏功能库等，因此核、宏功能库等，因此AlteraAltera的产品得到了广泛应用。的产品得到了广泛应用。AlteraAltera器件主要有器件主要有:MAX MAX系列系列 FLEXFLEX系列系列 APEXAPEX系列系列 MercuryMercury系列系列 ACEXACEX系列系列 StratixStratix系列系列 CycloneCyclone系列系列1.MAXMAX系列系列MAXMAX系列系列CPLDCPLD包括包括ClassicClassic、MAX3000MAX3000、MAX5000MAX5000、MAX7000MAX7000和和MAX9000MAX9000等器件系列。这些器件的基本结构单元式乘积项，在工艺上等器件系列。这些器件的基本结构单元式乘积项，在工艺上采用采用EEPROMEEPROM和和EPROMEPROM。其间的编程数据可以永久保存且可加密。其间的编程数据可以永久保存且可加密。MAXMAX系列的集成度在数百门到系列的集成度在数百门到2 2万门之间。所有万门之间。所有MAX9000MAX9000和和MAX7000MAX7000系列的系列的器件都具有器件都具有ISPISP在系统编程的功能，支持在系统编程的功能，支持JTAGJTAG边界扫描测试。边界扫描测试。MAXIIMAXII是是AlteraAltera新一代新一代CPLDCPLD器件，器件，MAXIIMAXII与与 MAXMAX系列器件相比，容系列器件相比，容量更大，成本降低一半，功耗只有其十分之一，同时保持了量更大，成本降低一半，功耗只有其十分之一，同时保持了 MAXMAX器器件原有的优点。件原有的优点。MAXIIMAXII器件与传统的器件与传统的CPLDCPLD完全不同，摒弃了传统的宏完全不同，摒弃了传统的宏单元体系，在查找表单元体系，在查找表LUTLUT体系上采用体系上采用0.180.18u um Flashm Flash工艺和行列布线，工艺和行列布线，无需外部配置。每个无需外部配置。每个 MAXIIMAXII器件都嵌入了器件都嵌入了8Kbit8Kbit的的FlashFlash存储器，设存储器，设计者可以将配置数据集成到器件中进行在线编程。计者可以将配置数据集成到器件中进行在线编程。FLEXFLEX系列系列 FLEXFLEX系列系列FPGAFPGA包括包括FLEX10KFLEX10K、FLEX10KEFLEX10KE、FLEX6000FLEX6000和和FLEX8000FLEX8000等等器件系列。器件系列。FLEXFLEX系列是系列是AlteraAltera为为DSPDSP设计应用最早推出的设计应用最早推出的FPGAFPGA器件系器件系列。列。它采用连续式互联和它采用连续式互联和SRAMSRAM工艺，可用门数为工艺，可用门数为1 1万门至万门至2525万门。万门。FLEX10KFLEX10K器件由于具有灵活的逻辑结构和嵌入式存储器块，因而能够器件由于具有灵活的逻辑结构和嵌入式存储器块，因而能够实现复杂的逻辑功能。实现复杂的逻辑功能。APEXAPEX系列系列APEX20KAPEX20K系列器件是第一个具有多核结构，支持可编程单芯片系统（系列器件是第一个具有多核结构，支持可编程单芯片系统（SOPCSOPC）的）的PLDPLD器件系列器件系列。这种多核结构集成了乘积项、查找表和嵌入式存储器块（这种多核结构集成了乘积项、查找表和嵌入式存储器块（EABEAB）。乘积项结构适用于实现复杂）。乘积项结构适用于实现复杂组合逻辑；使用查找表逻辑能实现增强型寄存器功能；查找表结构能有效实现数据通道、增强组合逻辑；使用查找表逻辑能实现增强型寄存器功能；查找表结构能有效实现数据通道、增强型寄存器、数学运算及数字信号处理器等设计；嵌入式系统块（型寄存器、数学运算及数字信号处理器等设计；嵌入式系统块（ESBESB）能实现多种存储功能，）能实现多种存储功能，包括包括FIFOFIFO、双端口、双端口RAMRAM及内容可寻址存储器（及内容可寻址存储器（CAMCAM）。）。APEX20KAPEX20K系列器件的配置通常是在系统上电时，通过存储一个系列器件的配置通常是在系统上电时，通过存储一个AlteraAltera串行串行PROMPROM中的配置数据中的配置数据或者由系统控制器提供的配置数据来完成。或者由系统控制器提供的配置数据来完成。AlteraAltera提供提供ISPISP串行数据配置芯片，如串行数据配置芯片，如EPC1EPC1、EPC2EPC2、EPC16EPC16；APEX20KAPEX20K具有优化的接口，允许微处理器串行或并行，同步或异步对其进行配置，微具有优化的接口，允许微处理器串行或并行，同步或异步对其进行配置，微处理器将处理器将APEX20KAPEX20K作为存储器对待，重新配置也很容易。作为存储器对待，重新配置也很容易。APEX20KAPEX20K器件被配置后，可以通过重新器件被配置后，可以通过重新复位器件、加载新数据的方法实现在线可配置。复位器件、加载新数据的方法实现在线可配置。APEX20KEAPEX20KE器件属于超级器件属于超级APEX20KAPEX20K器件，它支持先进的器件，它支持先进的I/OI/O标准和内容可寻址存储器（标准和内容可寻址存储器（CAMCAM），），并具有更多的全局时钟数、增强的并具有更多的全局时钟数、增强的“时钟锁定时钟锁定”时钟电路等附加特性。时钟电路等附加特性。APEX20KEAPEX20KE在在APEX20KAPEX20K器器件基础上扩展到件基础上扩展到150150万门。万门。APEXIIAPEXII器件结构与器件结构与APEX20KAPEX20K器件结构一样，它集成了高速差分器件结构一样，它集成了高速差分I/OI/O，支持使用，支持使用True-LVDSTrue-LVDS接口。接口。在在True-LVDSTrue-LVDS接口中的并串转换、串并转换和接口中的并串转换、串并转换和CDSCDS电路支持电路支持LVDSLVDS、LVPECLLVPECL、HyperTransportHyperTransport和和PCML I/OPCML I/O标准。在一般用户标准。在一般用户I/OI/O的的Flexible-LVDSFlexible-LVDS引脚提供附加的差分支持，增加了整个器件的引脚提供附加的差分支持，增加了整个器件的带宽，这种电路再加上增强型带宽，这种电路再加上增强型IOEIOE及对大量及对大量I/OI/O标准的支持，使得标准的支持，使得APEXIIAPEXII器件能满足高速接口的器件能满足高速接口的需要。需要。APEXIIAPEXII其间还具有其他的高性能特征，如双向双端口其间还具有其他的高性能特征，如双向双端口RAMRAM、CAMCAM、普通的、普通的PLLPLL和大量的全和大量的全局时钟。局时钟。MercuryMercury系列系列MercuryMercury系列器件是一种采用系列器件是一种采用8 8层全铜连线层全铜连线SRAMSRAM工艺的高端工艺的高端FPGAFPGA，内部布线结构较，内部布线结构较APEXAPEX、FLEXFLEX产品有较大变化，布线能力有很大提高，支持产品有较大变化，布线能力有很大提高，支持PLLPLL、DDRDDR、LVDSLVDS、四端口、四端口存储器及数据存储器及数据/时钟自动提取。时钟自动提取。MercuryMercury系列器件将以高端应用为目标。系列器件将以高端应用为目标。MercuryMercury系列器件是一种速度优化的系列器件是一种速度优化的PLDPLD结构，它集成了高速差分收发器并支持结构，它集成了高速差分收发器并支持CDRCDR。这些收发器是在。这些收发器是在HSDIHSDI中通过专用的并串变换、串并变换及时钟恢复电路并结合中通过专用的并串变换、串并变换及时钟恢复电路并结合对对LVDSLVDS、LVPECLLVPECL和和PCML I/OPCML I/O标准的支持实现的。该电路与增强型标准的支持实现的。该电路与增强型IOEIOE再加上对大量再加上对大量I/OI/O标准的支持，使得标准的支持，使得MercuryMercury器件能够满足高速接口的需要。器件能够满足高速接口的需要。MercuryMercury器件是第一个对核（器件是第一个对核（CoreCore）性能进行优化的）性能进行优化的PLDPLD。基于基于LUTLUT和增强型存储和增强型存储器的器的MercuryMercury器件使用快速布线资源网络已获得最优性能，而这些资源对数据路径、器件使用快速布线资源网络已获得最优性能，而这些资源对数据路径、集中寄存器、数学计算、数字信号处理或通信等的设计都是理想的。集中寄存器、数学计算、数字信号处理或通信等的设计都是理想的。MercuryMercury器件还器件还具有一些其他的性能特征，如四端口具有一些其他的性能特征，如四端口RAMRAM、CAMCAM、普通、普通PLLPLL和可实现乘法器电路的专用和可实现乘法器电路的专用电路。电路。在在MercuryMercury器器件件结结构构中中，逻逻辑辑电电路路及及互互联联都都用用CMOS CMOS SRAMSRAM单单元元进进行行配配置置。MercuryMercury器器件件可可以以重重构构并并在在出出厂厂前前经经过过100%100%的的测测试试，因因此此不不必必产产生生测测试试信信号号对对器器件件故故障障进进行行检测，使得设计人员能够专注于仿真及设计验证。检测，使得设计人员能够专注于仿真及设计验证。ACEXACEX系列系列 ACEXACEX器件是器件是AlteraAltera专门为通信（如专门为通信（如xDSLxDSL调制解调器、路调制解调器、路由器）、音频处理及其他一些场合的应用而推出的芯片系列由器）、音频处理及其他一些场合的应用而推出的芯片系列。ACEXACEX器件的工作电压为器件的工作电压为2.5V2.5V，采用先进的，采用先进的0.180.18umum、6 6层金属层金属连线的连线的SRAMSRAM工艺制成，它将查找表（工艺制成，它将查找表（LUTLUT）和）和EABEAB相结合，这相结合，这是一种高效而廉价的结构。基于是一种高效而廉价的结构。基于LUTLUT的逻辑对数据路径管理、的逻辑对数据路径管理、数学计算或数字信号处理的设计提供优化的性能和效率，而数学计算或数字信号处理的设计提供优化的性能和效率，而EABEAB可实现可实现RAMRAM、ROMROM、双口、双口RAMRAM或或FIFOFIFO功能。部分型号的功能。部分型号的ACEXACEX器件带器件带PLLPLL。在逻辑单元（。在逻辑单元（LELE）与）与EABEAB数量方面，数量方面，ACEX1KACEX1K的的EP1K30EP1K30、EP1K50EP1K50、EP1K100EP1K100器件分别和器件分别和FLEX10KEFLEX10KE的的EPF10K30EEPF10K30E、EPF10K50EEPF10K50E、EPF10K100EEPF10K100E器件对应相等，且每个嵌入式存器件对应相等，且每个嵌入式存储器块的容量均为储器块的容量均为4Kbit.4Kbit.StratixStratix系列系列StratixStratix器件系列是采用成熟的器件系列是采用成熟的1.5V1.5V、9 9层金属走线、层金属走线、0.1um0.1um全铜工艺制全铜工艺制造的。造的。StratixStratix器件在结构和工艺上较前一代的器件在结构和工艺上较前一代的APEXAPEX系列都有较大提高，系列都有较大提高，增加了许多领先特性，如增加了许多领先特性，如DSPDSP块、三重的块、三重的RAMRAM结构、内嵌结构、内嵌LVDSLVDS高速电路以高速电路以及及DQS/DQDQS/DQ移项电路实现高速存储器接口。移项电路实现高速存储器接口。Stratix GXStratix GX器件系列是器件系列是AlteraAltera公司继公司继MercuryMercury之后推出的第二代内嵌高之后推出的第二代内嵌高速收发器的速收发器的FPGAFPGA，它基于，它基于StratixStratix的架构和工艺，增加了支持的架构和工艺，增加了支持3.1875Gbit/s3.1875Gbit/s的高速收发器通道和源同步差分的动态相位调整（的高速收发器通道和源同步差分的动态相位调整（DPADPA，Dynamic Phase AlignmentDynamic Phase Alignment）电路。）电路。StratixIIStratixII器件系列是采用器件系列是采用1.2V1.2V、901nm901nm、9 9层金属走线、全铜工艺制造层金属走线、全铜工艺制造的。它在成功的的。它在成功的StratixStratix架构的基础上，做了一些适合于架构的基础上，做了一些适合于90nm90nm工艺的改进，工艺的改进，它采用的它采用的ALMALM结构能在为用户提供高性能的同时保证较低成本。结构能在为用户提供高性能的同时保证较低成本。StratixII StratixII 与与StratixStratix类似，其主要特性有内嵌类似，其主要特性有内嵌RAMRAM块、块、DSPDSP块、锁相环块、锁相环（PLLPLL）和外部的存储器接口等。）和外部的存储器接口等。StratixIIStratixII同时也增加了新特性：采用同时也增加了新特性：采用全新的逻辑结构全新的逻辑结构自适应逻辑模块（自适应逻辑模块（ALMALM）；增加了源同步通道的）；增加了源同步通道的DPADPA电路和对新的外部存储器接口的支持；采用电路和对新的外部存储器接口的支持；采用128bit AES128bit AES密钥对配置文件密钥对配置文件进行加密，以保证用户设计的安全性。进行加密，以保证用户设计的安全性。CycloneCyclone系列系列AlteraAltera公司的低成本公司的低成本FPGAFPGA继继ACEXACEX之后，推出了之后，推出了CycloneCyclone系列以及系列以及其后的其后的CycloneIICycloneII系列。系列。CycloneCyclone系列是基于系列是基于StratixStratix工艺架构、采用工艺架构、采用0.130.13umum工艺的低密工艺的低密度、低成本的度、低成本的FPGAFPGA系列。它具有以下特性：支持系列。它具有以下特性：支持Nios IINios II嵌入式处嵌入式处理器；嵌入式存储资源支持各种存储器应用和数字信号处理理器；嵌入式存储资源支持各种存储器应用和数字信号处理（DSPDSP）实施；有从低到中等速度的）实施；有从低到中等速度的I/OI/O和存储器接口；使用片内锁和存储器接口；使用片内锁相环管理片内和片外系统时序；支持串行、总线和网络接口及各种相环管理片内和片外系统时序；支持串行、总线和网络接口及各种通信协议；采用新的串行配置器件的低成本配置方案；广泛的通信协议；采用新的串行配置器件的低成本配置方案；广泛的IPIP和和支持。支持。CycloneIICycloneII是基于是基于StratixIIStratixII的的90nm90nm工艺架构推出的低成本的工艺架构推出的低成本的FPGAFPGA。CycloneIICycloneII器件延续了器件延续了CycloneCyclone的低成本定位，在逻辑容量、的低成本定位，在逻辑容量、PLLPLL、乘法器和、乘法器和I/OI/O数量上都较数量上都较 CycloneCyclone有了很大的提高。一般而言，有了很大的提高。一般而言，CycloneIICycloneII器件的总体性能优于器件的总体性能优于CycloneCyclone。本节主要介绍以下三种器件：本节主要介绍以下三种器件：MAX7000MAX7000器件器件 MAXIIMAXII器件器件 CycloneCyclone器件器件 1.MAX70001.MAX7000器件结构器件结构图 MAX7000照片左左图图为为MAX7000MAX7000器器件件的的照照片片及及器器件件编编号说明。号说明。EPM7128STC100-7EPM7128STC100-7EPM=EPM=家家族族标标识识(可可擦擦除除可可编编程程MAXMAX器器件）件）7128S=7128S=器件类型器件类型(128=(128=单元数量单元数量)T=T=封封 装装 类类 型型(L(L=PLCC,PLCC,T T=TQFP.)TQFP.)C=C=使使用用环环境境(商商业业Commercial,Commercial,工工业业Industrial)Industrial)100=100=引引脚脚数数量量(number(number of of pins pins on on the package)the package)-7=-7=速度级别速度级别(ns)(ns)MAX7000MAX7000器件结构图器件结构图 MAX7000 MAX7000器件包括逻辑阵列块、宏单器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程元、扩展乘积项（共享和并联）、可编程连线阵列和连线阵列和I/OI/O控制块五部分。控制块五部分。MAX7000MAX7000还还含有四个专用输入含有四个专用输入,它们即可用作通用输入它们即可用作通用输入,也可作为每个宏单元和也可作为每个宏单元和I/OI/O引脚的高速、引脚的高速、全局控制信号全局控制信号:时钟（时钟（ClockClock）、清除）、清除(Clear)(Clear)及两个输出使能（及两个输出使能（Output Output EnableEnable）信号。）信号。（1 1）逻辑阵列块）逻辑阵列块LABLAB MAX7000 MAX7000器件主要由高性能的器件主要由高性能的LABLAB以及它以及它们之间的连线通道组成。们之间的连线通道组成。每每1616个宏单元阵个宏单元阵列组成一个列组成一个LAB,LAB,多个多个LABLAB通过可编程互连阵通过可编程互连阵列列PIAPIA和全局总线连接在一起。全局总线从和全局总线连接在一起。全局总线从所有的专用输入、所有的专用输入、I/OI/O引脚以及宏单元馈入引脚以及宏单元馈入信号。每个信号。每个LABLAB包括这些输入信号包括这些输入信号:来自来自PIAPIA的的3636个通用逻辑输入信号；个通用逻辑输入信号；用于辅助用于辅助寄存器功能的全局控制信号；寄存器功能的全局控制信号；从从I/OI/O引脚引脚到寄存器的直接输入信号。到寄存器的直接输入信号。（2 2）宏单元）宏单元 MAX7000 MAX7000器件的宏单元可以单独地配置成时器件的宏单元可以单独地配置成时序逻辑或组合逻辑工作方式。序逻辑或组合逻辑工作方式。每个宏单元由逻每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等三辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块组成。个功能块组成。MAX7000MAX7000器件的宏单元中的逻辑阵列用来实器件的宏单元中的逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项。现组合逻辑，它为每个宏单元提供五个乘积项。乘积项选择矩阵把这些乘积项分配到乘积项选择矩阵把这些乘积项分配到“或或”门门和和“异或异或”门作为基本逻辑输入门作为基本逻辑输入,以实现组合以实现组合逻辑功能；或者把这些乘积项作为宏单元中寄逻辑功能；或者把这些乘积项作为宏单元中寄存器的辅助输入来实现清除、预置、时钟和时存器的辅助输入来实现清除、预置、时钟和时钟使能等控制功能。钟使能等控制功能。（3 3）扩展乘积项）扩展乘积项 尽管大多数逻辑功能可以用每个宏单元中的尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现五个乘积项实现,但对于更复杂的逻辑功能但对于更复杂的逻辑功能,需需要用附加乘积项来实现。为了提供所需的逻辑要用附加乘积项来实现。为了提供所需的逻辑资源资源,可以利用其它宏单元可以利用其它宏单元,对于对于MAX7000MAX7000系列的系列的结构也可以利用结构也可以利用共享扩展乘积项共享扩展乘积项和和并联扩展乘并联扩展乘积项积项，作为附加的乘积项直接输送到本，作为附加的乘积项直接输送到本LABLAB的任的任一宏单元中。利用扩展乘积项可保证在逻辑综一宏单元中。利用扩展乘积项可保证在逻辑综合时合时,用尽可能少的逻辑资源得到尽可能快的工用尽可能少的逻辑资源得到尽可能快的工作速度。作速度。共享扩展项共享扩展项 每个每个LABLAB有有1616个共享扩展项。共享个共享扩展项。共享扩展项就是由每个宏单元提供一个单扩展项就是由每个宏单元提供一个单独的乘积项独的乘积项,通过一个非门取反后反通过一个非门取反后反馈到逻辑阵列中馈到逻辑阵列中,可被可被LABLAB内任意或内任意或全部宏单元使用和共享全部宏单元使用和共享,以实现复杂以实现复杂的逻辑功能。采用共享扩展项后会增的逻辑功能。采用共享扩展项后会增加一个较短的延时。加一个较短的延时。并联扩展项并联扩展项 并联扩展项是宏单元中没有使用的乘积项并联扩展项是宏单元中没有使用的乘积项,这些乘积项可以分配给相邻的宏单元这些乘积项可以分配给相邻的宏单元,以实现高以实现高速的、复杂的逻辑功能。并联扩展项允许多达速的、复杂的逻辑功能。并联扩展项允许多达2020个乘积项直接馈送到宏单元的个乘积项直接馈送到宏单元的“或或”逻辑中逻辑中,其中五个乘积项由宏单元本身提供其中五个乘积项由宏单元本身提供,另另1515个并联个并联扩展项是从该扩展项是从该LABLAB中邻近的宏单元借用的。中邻近的宏单元借用的。QuartusQuartus编译器能够自动地分配并联扩展编译器能够自动地分配并联扩展项项,最多可将三组最多可将三组,每组最多五个并联扩展项分每组最多五个并联扩展项分配给需要附加乘积项的宏单元。每组并联扩展配给需要附加乘积项的宏单元。每组并联扩展项增加一个较短的延时。项增加一个较短的延时。每个每个LABLAB由两组宏单元组成由两组宏单元组成,每组含有八个每组含有八个宏单元（比如宏单元（比如,一组为一组为1 1到到8,8,另一组为另一组为9 9到到1616）,这两组宏单元形成两个出借或借用并联这两组宏单元形成两个出借或借用并联扩展项的链。一个宏单元可从较小编号的宏扩展项的链。一个宏单元可从较小编号的宏单元中借用并联扩展项。例如单元中借用并联扩展项。例如,宏单元宏单元8 8能从能从宏单元宏单元7 7、或从宏单元、或从宏单元7 7和和6,6,或从宏单元或从宏单元7 7、6 6和和5 5中借用并联扩展项。在含有八个宏单元的中借用并联扩展项。在含有八个宏单元的每个组内每个组内,最小编号的宏单元仅能出借并联扩最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项，而最大编号的宏单元仅能借用并联扩展项展项,上页图示出了并联扩展项是如何从邻近上页图示出了并联扩展项是如何从邻近宏单元中借用宏单元中借用,并出借给下一个宏单元的。并出借给下一个宏单元的。（4 4）可编程互连线阵列）可编程互连线阵列(PIA)(PIA)通过在可编程互连线阵列通过在可编程互连线阵列PIAPIA上布线上布线,可可把各个把各个LABLAB相互连接而构成所需的逻辑。这相互连接而构成所需的逻辑。这个全局总线是一个可编程通道，可把器件个全局总线是一个可编程通道，可把器件中任一信号连接到其目的端。所有中任一信号连接到其目的端。所有MAX7000MAX7000器件的专用输入、器件的专用输入、I/OI/O和宏单元输出都连接和宏单元输出都连接到到PIA,PIAPIA,PIA再将这些信号送到整个器件内的再将这些信号送到整个器件内的各个地方。只有每个各个地方。只有每个LABLAB所需的信号所需的信号,才真才真正给它布置从正给它布置从PIAPIA到该的连线。到该的连线。由图中可以看出由图中可以看出PIAPIA信号是如何布线到信号是如何布线到LABLAB的。的。图中图中EEPROMEEPROM单元控制单元控制2 2输入输入“与与”门的一个输入门的一个输入端端,以选择驱动以选择驱动LABLAB的信号。在掩模或现场可编程的信号。在掩模或现场可编程门阵列中门阵列中,基于通道布线方案的延时是累加的、基于通道布线方案的延时是累加的、可变的和与路径有关的可变的和与路径有关的;而而MAX7000MAX7000的的PIAPIA具有固具有固定的延时。因此定的延时。因此,PIA,PIA消除了信号之间的延迟偏移消除了信号之间的延迟偏移,使得时间性能更容易预测。使得时间性能更容易预测。（5 5）I/OI/O控制块控制块 I/OI/O控制块允许每个控制块允许每个I/OI/O引脚单独地配置引脚单独地配置为输入、输出和双向工作方式为输入、输出和双向工作方式。所有所有I/OI/O引脚都有一个三态缓冲器引脚都有一个三态缓冲器,它的它的控制信号来自一个多路选择器，可以选择用控制信号来自一个多路选择器，可以选择用全局输出使能信号中的一个或者直接连接到全局输出使能信号中的一个或者直接连接到地或电源上。当三态缓冲器的控制端接地时地或电源上。当三态缓冲器的控制端接地时,输出为高阻态。此时输出为高阻态。此时,I/O,I/O引脚可用做专用引脚可用做专用输入引脚。当三态缓冲器的控制端接高电平输入引脚。当三态缓冲器的控制端接高电平时时,输出被使能。输出被使能。MAX7000MAX7000器件器件I/OI/O控制块控制块MAX7000MAX7000系列器件有六个全局输出使能系列器件有六个全局输出使能信号信号,如上页图所示如上页图所示,它们可以由以下信号它们可以由以下信号同相或反相驱动同相或反相驱动:两个输出使能信号（两个输出使能信号（OE1OE1、OE2OE2）、一组）、一组I/OI/O引脚的子集或一组引脚的子集或一组I/OI/O宏宏单元的子集。单元的子集。MAX7000MAX7000结构提供双结构提供双I/OI/O反馈反馈,且宏单元且宏单元和引脚的反馈是相互独立的。当和引脚的反馈是相互独立的。当I/OI/O引脚被引脚被配置成输入时配置成输入时,相关的宏单元可用于隐含逻相关的宏单元可用于隐含逻辑。辑。2.MAX70002.MAX7000器件性能特点器件性能特点 MAX7000MAX7000器件提供多达器件提供多达50005000个可用门和在系统可个可用门和在系统可编程（编程（ISPISP）功能）功能,其引脚到引脚延时快达其引脚到引脚延时快达5ns,5ns,计数计数器频率高达器频率高达175.4MHz175.4MHz。各种速度等级的。各种速度等级的MAX7000SMAX7000S、MAX7000A/AE/BMAX7000A/AE/B和和MAX7000EMAX7000E系列器件都遵从系列器件都遵从PCIPCI总线总线标准。标准。MAX7000EMAX7000E器件具有附加全局时钟、输出使能控制、器件具有附加全局时钟、输出使能控制、连线资源和快速输入寄存器及可编程的输出电压摆连线资源和快速输入寄存器及可编程的输出电压摆率控制等增强特性。率控制等增强特性。MAX7000SMAX7000S器件除了具备器件除了具备MAX7000EMAX7000E的增强特性之外的增强特性之外,还具有还具有JTAG BSTJTAG BST边界扫描边界扫描测试、测试、ISPISP在系统可编程和漏极开路输出控制等特性。在系统可编程和漏极开路输出控制等特性。MAX7000MAX7000器件可器件可100%100%模仿模仿TTL,TTL,可高密度地可高密度地集成集成SSI(SSI(小规模集成小规模集成)、MSI(MSI(中规模集成中规模集成)和和LSI(LSI(大规模集成大规模集成)等器件的逻辑。它也可以集等器件的逻辑。它也可以集成多种可编程逻辑器件成多种可编程逻辑器件,其范围从其范围从PALPAL、GALGAL、22V1022V10一直到一直到MACHMACH和和pLSIpLSI器件。器件。MAX7000MAX7000在速度、密度和在速度、密度和I/OI/O资源方面可与资源方面可与通用的掩模式门阵列相媲美通用的掩模式门阵列相媲美,可以用作门阵列可以用作门阵列的样片设计。的样片设计。MAX7000MAX7000有多种封装类型有多种封装类型,包括包括PLCCPLCC、PGAPGA、PQFPPQFP、RQFPRQFP和和TQFPTQFP等。等。MAX7000MAX7000器件采用器件采用CMOS EEPROMCMOS EEPROM单元实现逻辑功能。单元实现逻辑功能。在开发和调试阶段在开发和调试阶段,可快速而有效地反复编程可快速而有效地反复编程MAX7000MAX7000器件器件,并保证可编程、擦除并保证可编程、擦除100100次以上。次以上。MAX7000MAX7000器件提供可编程的功耗器件提供可编程的功耗/速度优化控制。速度优化控制。速度速度/功耗优化特性允许设计者把一个或多个宏单元功耗优化特性允许设计者把一个或多个宏单元配置在配置在50%50%或更低的功耗下而仅增加了一个微小的延或更低的功耗下而仅增加了一个微小的延迟。迟。MAX7000MAX7000也提供了一个旨在减小输出缓冲器压摆也提供了一个旨在减小输出缓冲器压摆率的配置项率的配置项,以降低没有速度要求的信号状态切换时以降低没有速度要求的信号状态切换时的瞬态噪声。的瞬态噪声。除除4444脚的器件之外脚的器件之外,所有的所有的MAX7000MAX7000器器件的输出驱动器均能配置在件的输出驱动器均能配置在3.3V3.3V或或5.0V5.0V电压下工作。电压下工作。MAX7000MAX7000允许用于混合电压的系统中。允许用于混合电压的系统中。2.MAX2.MAX器件器件新型新型MAXMAX器件架构包括基于器件架构包括基于LUTLUT的的LABLAB阵列、阵列、非易失性非易失性FlashFlash存储器块和控制电路。存储器块和控制电路。多通道多通道MultiTrackMultiTrack互连设计采用最有效的直接互连设计采用最有效的直接将逻辑输入连接到输出的连线方式，从而获得了将逻辑输入连接到输出的连线方式，从而获得了高的性能和低的功耗。高的性能和低的功耗。MAXMAXIIII器件支持高达器件支持高达300MHz300MHz的内部时钟，可的内部时钟，可为用户提供更高的系统级性能，与以前的为用户提供更高的系统级性能，与以前的3.3VMAX3.3VMAX器件相比，器件相比，MAXIIMAXII器件内部性能提高了两倍。器件内部性能提高了两倍。MAXIIMAXII器件采用器件采用1.8V1.8V内核电压，和内核电压，和3.3VMAX 3.3VMAX 器件相器件相比，功耗只有其十分之一。比，功耗只有其十分之一。器件内置的用户可编程器件内置的用户可编程FlashFlash存储器容量为存储器容量为8K8K比特，比特，允许设计者存储自己定义的数据。允许设计者存储自己定义的数据。用户用户FlashFlash存储器可以取代系统中通用的小容量存储器可以取代系统中通用的小容量FlashFlash器件从而减少系统芯片数量和成本。器件从而减少系统芯片数量和成本。MAXIIMAXII器件支持的器件支持的I/OI/O标准有标准有3.3V LVTTL/LVCMOS3.3V LVTTL/LVCMOS、2.5V 2.5V LVTTL/LVCMOSLVTTL/LVCMOS、1.8V LVTTL/LVCMOS1.8V LVTTL/LVCMOS、1.5V LVCMOS1.5V LVCMOS和和3.3V PCI3.3V PCI。其中仅。其中仅EPM1270EPM1270和和EPM2210EPM2210器件支持器件支持PCIPCI协议。协议。MAXIIMAXII器件支持器件支持3.3V3.3V、2.5V2.5V或或1.8V1.8V电源输入，因其内设电源输入，因其内设片内电压调整器能够把片内电压调整器能够把3.3V3.3V、2.5V2.5V降到降到1.8V1.8V供给内核电供给内核电路。路。此特性可以减少电源电压种类，简化系统设计此特性可以减少电源电压种类，简化系统设计。MAXIIMAXII器件支持实时在系统可编程能力，器件支持实时在系统可编程能力，允许用户编程正在工作的器件。允许用户编程正在工作的器件。MAX IIMAX II器件内的器件内的JTAGJTAG翻译器允许通过翻译器允许通过MAX MAX IIII器件执行定制的器件执行定制的JTAGJTAG指令，配置单板上指令，配置单板上不兼容不兼容JTAGJTAG协议的器件（例如标准协议的器件（例如标准FlashFlash存存储器件），从而简化了系统管理。储器件），从而简化了系统管理。3.Cyclone3.Cyclone器件器件 Cyclone Cyclone器件基于一种全新的低成本架器件基于一种全新的低成本架构，从设计之初就充分考虑了成本的节构，从设计之初就充分考虑了成本的节省，因此可以为价格敏感的应用提供全省，因此可以为价格敏感的应用提供全新的可编程解决方案。新的可编程解决方案。正如正如CycloneCyclone器件的平面图所示，其主器件的平面图所示，其主要由要由逻辑阵列块逻辑阵列块LABLAB、嵌入式存储器块、嵌入式存储器块、I/OI/O单元单元和和PLLPLL等模块构成，各个模块之等模块构成，各个模块之间存在丰富的互连线和时钟网络。间存在丰富的互连线和时钟网络。CycloneCyclone器件的可编程资源主要来自逻辑阵列器件的可编程资源主要来自逻辑阵列块块LABLAB。每个。每个LABLAB是由多个逻辑单元是由多个逻辑单元LELE构成的。构成的。LELE是是CycloneCyclone器件中最基本的可编程单元。器件中最基本的可编程单元。由由LELE的内部结构图可以看出，的内部结构图可以看出，LELE主要由主要由一个一个4 4输入的查找表输入的查找表LUTLUT、进位链逻辑和一、进位链逻辑和一个可编程的寄存器构成。个可编程的寄存器构成。4 4输入的输入的LUTLUT可以可以完成所有的完成所有的4 4输入、输入、1 1输出的组合逻辑功能，输出的组合逻辑功能，进位链逻辑带有进位选择，可以灵活地构进位链逻辑带有进位选择，可以灵活地构成成1 1位加法或者减法逻辑，并可以切换。每位加法或者减法逻辑，并可以切换。每一个一个LELE的输出都可以连接到局部布线、行的输出都可以连接到局部布线、行列、列、LUTLUT链、寄存器链等布线资源。链、寄存器链等布线资源。LELE有普通和动态算术两种操作模式。在不同有普通和动态算术两种操作模式。在不同的操作模式下，的操作模式下，LELE的内部结构和的内部结构和LELE之间的互连有之间的互连有些差异。些差异。普通模式下的普通模式下的LELE适合通用逻辑应用和普适合通用逻辑应用和普通逻辑实现。通逻辑实现。在普通模式下，来自在普通模式下，来自LABLAB局部互连的局部互连的4 4个输个输入将作为一个入将作为一个4 4输入输入1 1输出的查找表输出的查找表LUTLUT的输入的输入端。可选择仅为输入端。可选择仅为输入cincin，或者，或者data3data3信号作信号作为为LUTLUT的其中一个输入信号。每个的其中一个输入信号。每个LELE都可以通都可以通过过LUTLUT链直接连到在同一个链直接连到在同一个LABLAB中的下一个中的下一个LELE。普通模式下普通模式下LELE的输入信号可作为的输入信号可作为LELE中寄存中寄存器的异步装载信号。器的异步装载信号。LEL