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经过DFM实现设计技术和工艺节点“对等演进”

伴随半导体行业向45nm及更精微节点前进，制造技术面临着来自间距、迁移率、变异、漏电流和可靠性等多方面越来越大挑战。为使半导体线路图能继续以具成本效益方法前行，设计技术为提供“对等演进(equivalent scaling)”正承受巨大压力。
设计技术确实也在提供“对等演进”。传统上，“经典”演进/微缩指是伴随每次工艺节点进步，物理尺寸全部对应缩小，但并没对所用基础材料作任何改变。看一看半导体国际技术路线图(ITRS)就可发觉，这种类型缩放在180nm“碰了壁”—对所要求技术没有现成处理方案。
当传统微缩无能为力时，摩尔定律揭示性能、密度和成本运行轨迹借助对等演进继续着，也就是在不要求工艺技术作任何创新前提下，关键经过降低功耗或加大密度新设计技术来进行。经过利用对等演进，设计技术可“分担”翻越半导体线路图这堵墙负担。确实，设计技术有望从现在硅工艺技术中“榨取”前所未有巨大价值。
那剩下还有哪些问题呢？保守地说，其中有二分之一包含到工艺节点功耗问题，另有1/3个属于节点对应面积问题，和部分节点性能价值问题。毫无疑问，这是重新进行研发和投资工具能得到高回报所在。
工艺数据不是灵丹妙药。在180nm及更优异工艺，制造要求相当直白，并包含在诸如每层宽度和间距等设计规则中。只要遵守这些规则，设计师就能够对这些芯片实现预期性能方面放心。但伴随每一新工艺节点诞生，设计规则已变得愈加纷繁复杂，甚至相互冲突。
现在，设计师面临着令人束手无策摩尔定律断言：在越来越厚设计规则手册中(通常不加任何说明)一套完全“语境依靠(context-dependent)”推荐规则大爆炸。无晶圆半导体企业一直呼吁有详尽工艺信息以帮助分析和赔偿工艺复杂性和变异性。
但代工厂一直不愿意公开这一高度敏感和机密信息， 现有出于竞争考虑，还因为这种数据可能改变代工厂-无晶圆半导体企业合约本质。想一想若代工厂必需签约遵守能对设计进行优化正确工艺统计，将会是怎样一个情形！更坏情况，尖端(bleeding-edge)工艺模型在设计完成前，可能就已陈旧；另外，面向早期模型设计优化可能在成熟工艺中实际上有害。
不一样关注点
近期，代工厂作出了妥协，以加密形式提供一些工艺模型数据。但此举带来新两难境地：设计师现能接触工艺信息，但她们用这些信息做什么？由对随机掺杂波动引发调制电压(Vt)变异做出统计或化学机械研磨模型又该怎样影响设计师实施综合、布局和布线方法？现实地上，不会这么。另外，无须定成为工艺教授设计师有足够事令她们忧心忡忡。
我们不能期望芯片设计师和工艺工程师能转眼就成为这两个领域通才——另外，是否值得这么做尚不一定。存在于设计和制造间不一样关注是一个事实，即使在集成器件制造商中也是如此，且它还是代工厂-无晶圆企业模式得以维持关键。
可制造性设计
伴随我们迈向65nm，参数故障—也即芯片没能满足功耗和时序要求——成为制约良率关键原因。参数良率损耗在45nm及更精微节点继续变得益发关键。在这种背景下，可制造性设计(DFM)有很多机会来衔接设计和工艺，并提供高价值对等演进。
借助以前“几何DFM”或“以形状为中心DFM”工具在制造性和良率方面取得成功经验已被焙炼为经典良率改善(yield ramp)方法论。现在，“电子DFM”方案以其两位数参数良率增益提供前所未有最大潜能。
优化方案
图1所表示，电子DFM是相关优化设计师和产品工程师所关注目标：泄漏功耗、动态功耗、时序和时序变异、工艺窗口、甚至可靠性。这种优化驱动器由包含整个制造过程中物理和电子全部关联信息分析引擎组成。最终，“开启按钮”或实现优化目标自由度包含对布局、走线和过孔、甚至每个晶体管尺度所做改变。

图1：电子DFM方案为衔接设计和制造提供了前所未有好处。
在不远未来，电子DFM技术将越来越多配属在设计实现流中。最终，将为终端用户提供真正“价值设计”能力，以最大化每片晶圆效益。
如在图4中所演示，电子DFM方案是在三个基础规则上构建起来——将设计要求纳入制造；把制造认知带给设计；可无需对设计流、设计签收和向制造或晶圆生产设备线递付等步骤做出重大改变就可工作在现有设计环境中。

图4：电子DFM三条基础规则
电子DFM方案将特定设计信息考虑在内；其它方法则没有。举个简单例子，诸如一个晶体管门等特征实际印刷尺度因为步进光刻机图象虚化(stepper defocus)会以一个决定于该特征模式环境方法改变。图2显示，当在一个空疏区域(iso)实施隔绝时，一个器件印刷尺度将和周遭包围着其它器件密致区域(dense)内器件不一样。

图2：晶体管门长度少许增加可显著降低泄漏功耗和变异。
图左部显示，若没有这些关联信息，则无法确定线宽是否会在正(positive)或负(negative)方向产生改变。在图右部，我们能发觉，参数变异方向显著地取决于线间距环境“疏密”程度。模式关联认知电子DFM方案能利用该信息以推进制造性，所以能以期望尺度印刷线宽。
两个关键原因
在65nm节点，影响参数良率最关键原因是泄漏功耗，它可占到整个芯片功耗50%以上。在45nm，泄漏功耗可占整个芯片功耗60%。更有甚者，因更低工作电压，用于控制65nm泄漏功耗设计技术可能在45nm无能为力。在45nm，三Vt技术可能变得不太可行。
用于应对泄漏功耗和变异双重挑战电子DFM方案包含诸如晶体管门长度偏置等技术，该技术在65nm可显著降低漏电流，预期其在45nm会有更大作为。对设置不尤其关键晶体管门长度实施主动偏置业已表明可显著降低漏电流、降低漏电流变异性，并从总体上带来更高参数良率。

图3：将模式或间距背景考虑在内时，能更正确地估计由工艺窗口产生变异。
单纯以设计为中心或以制造为中心见解全部不能使这种技术得以实现。芯片设计师可能惊异地发觉，其功耗和时序要求，无需对晶圆生产设备线进行任何改动或调整就可被用于为每一设计度身定制一条制造线——确实，为每个设计中每只晶体管。工艺工程师可能会惊讶地发觉，芯片设计师能利用可用权属或工艺裕量便利以使工艺提供改善了硅参数质量。
DFM为电子设计自动化和半导体行业提供了一个新契机。DFM要求代工厂及其用户以一个新方法携起手来，创制一个更健康新模式。
若DFM可将提供对等百分比及降低成本潜力发挥至极致，并接手以前设计-制造接口遗留下来问题，那么，我们就有理由展望DFM将催生未来一个数十亿美元市场。
笼罩在工艺技术阴影下，在耗时数十年后，设计技术现可经过这条路成为推进半导体和电子生态系统发展关键技术。
作者：Jacob Jacobson
首席实施官
Andrew B. Kahng
董事长兼共同创始人
Blaze DFM企业