数字电子技术：第七章常用时序模块及其应用.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第七章 常用时序模块及其应用,第一节 计数器,第二节,寄存器,第三节,序列码发生器,小结,第一节 计数器,按进位方式，分为同步和异步计数器。,按进位制，分为模二、模十和任意模计数器。,按逻辑功能，分为加法、减法和可逆计数器。,按集成度，分为小规模与中规模集成计数器。,用来计算输入脉冲数目,见,P350(,老版,P347,）,一、计数器的分类,二、对计数器电路的基本要求,（,1,）能够对输入的时钟信号进行计数，并能以并行方式输出计数结果。,（,2,）必须保证能对记录下每一个时钟脉冲。,（,3,）可以同步或异步方式计数。,（,4,）能够对计数器进行同步或异步复位（把计数器设置为,0,）。,（,5,）能够以并行方式对计数器进行数据输入，也叫做预设或初始化。,（,6,）可提供计数器内数据的并行读出，并根据要求提供三态输出控制（三态输入输出是指数据输入输出端是否具有三态功能，这对形成总线十分必要）。,（,7,）一般计数器记录二进制数据的长度为,8,位、,16,位和,32,位。,（,8,）计数器的工作时钟应当是边沿有效，以保证数据正确。,三、中规模计数器,（三）中规模异步计数器,（二）四位二进制可逆计数器,（一）四位二进制同步计数器,（一）四位二进制同步计数器,1.,四位二进制同步计数器,CT74161,2.CT74161,功能扩展,1.,四位二进制同步计数器,CT74161,四个主从,J-K,触发器构成,(1),逻辑符号,D,A:,高位,低位,CP:,时钟,输入，上升沿,有效。,R:,异步清零，低电平有效。,LD:,同步预置，低电平有效。,Q,D,Q,A,:,高位,低位,P,、,T,：,使能端，多片级联,。,讲义,P349,Q,CC,：进位输出端,。,输 入 输 出,CPRLDP(S,1,)T(S,2,)A B C D Q,A,Q,B,Q,C,Q,D,0,0 0 0 0,10,A B C D,A B C D,110,保持,11,0,保持,111 1,计数,CT74161,功能表,1),异步清除：当,R=0,，,输出“,0000”,状态，,与,CP,无关。,2),同步预置：当,R=1,，,LD=0,，,在,CP,上升沿时,，输出,端反映输入数据的状态。,3),保持：当,R=LD=1,时，各触发器均处于保持状态。,4),计数：当,LD=R=P=T=1,时，按,二进制自然码,计数。若初态为,0000,15,个,CP,后，输出为,“,1111”,，进位,Q,CC,=TQ,A,Q,B,Q,C,Q,D,=1,。第,16,个,CP,作用后，输出恢复到,0000,状态，,Q,CC,=0,。,(2),功能,1.,四位二进制同步计数器,CT74161,74LS161,波形图,输 入 输 出,CPRLDP(S,1,)T(S,2,)A B C DQ,A,Q,B,Q,C,Q,D,0,0 0 0 0,10,A B C D,A B C D,11 0,保持,11,0,保持,11 1 1,计数,2.,四位二进制同步计数器,CT74163,CT74163,功能表,CT74161,功能表,CT74163,采用,同步清零,方式,：,当,R=0,时，且当,CP,的,上升沿,来到时,输出,Q,D,Q,C,Q,B,Q,A,才全被清零。,(1),外引线排列和,CT74161,相同。,(2),置数，计数，保持等功能与,CT74161,相同。,(3),清零功能与,CT74161,不同。,2.,四位二进制同步计数器,CT74163,特点：,连接成任意模,M,的计数器,(1),同步预置法,(2),反馈清零法,(3),多次预置法,3.74161,应用电路,（,P359,、,P441,）,态序表,计数 输 出,N Q,D,Q,C,Q,B,Q,A,0 0 1 1 0,1 0 1 1 1,2 1 0 0 0,3 1 0 0 1,4 1 0 1 0,5 1 0 1 1,6 1 1 0 0,7 1 1 0 1,8 1 1 1 0,9 1 1 1 1,例,1:,设计一个,M=10,的计数器。,解,:,方法一,采用后十种状态,0,1,1,0,Q,CC,=1,0,(1),同步预置法,0,1,1,0,(1),同步预置法,例,1:,设计一个,M=10,的计数器。,0,1,1,0,0,0000,0001,0010,0011,0100,0101,0110,1111,0111,1000,1110,1001,1010,1011,1100,1101,解,:,画出全状态转换图,态序表,计数 输 出,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,例,2:,设计一个,M=10,的计数器。,方法二,:,采用前十种状态,0,0,0,0,1,0,0,1,0,(1),同步预置法,仿真,74161,计数器,.,msm,0,0,0,0,(1),同步预置法,例,2:,设计一个,M=10,的计数器。,0,0,0,0,1,0,0,1,0,0,0,0,0,方法二,:,采用前十种状态,0000,0001,0010,0011,0100,0101,0110,1111,0111,1000,1110,1001,1010,1011,1100,1101,全状态转换图：,例,3:,同步预置法设计,M=24,计数器。,0,0,0,1,1,0,0,0,0,1,0,0,0,0,0,0,0,（24）,10,=（,11000）,2,需 两 片,初态为：,0000 0001,终态：,00011000,连接成任意模,M,的计数器,(1),同步预置法,(2),反馈清零法,(3),多次预置法,3.74161,应用电路,例,1:,分析图示电路的功能。,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,10 1 0 1 0,11 1 0 1 1,12 1 1 0 0,采用,CT74161,0,0,0,0,0,1,1,（,2,）,反馈清零法,态序表,N Q,D,Q,C,Q,B,Q,A,M12,仿真,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,采用,CT74161,例,2:,设计一模,9,计数器。,0,0,0,0,0,（,2,）,反馈清零法,例,3:,设计一,M=12,计数器。,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,1 0 0 0 1,2 0 0 1 0,3 0 0 1 1,4 0 1 0 0,5 0 1 0 1,6 0 1 1 0,7 0 1 1 1,8 1 0 0 0,9 1 0 0 1,10 1 0 1 0,11 1 0 1 1,12 1 1 0 0,采用,CT74161,0,0,0,0,0,仿 真,（,2,）,反馈清零法,提问：采用,74163,如何实现,连接成任意模,M,的计数器,（,1,）同步预置法,（,2,）反馈清零法,（,3,）多次预置法,3.CT74161,应用电路,M=10,计数器,态序表,N Q,D,Q,C,Q,B,Q,A,0 0 0 0 0,(3),多次预置法,例,:,分析电路功能。,2 0 1 0 1,3 0 1 1 0,4 0 1 1 1,5 1 0 0 0,7 1 1 0 1,8 1 1 1 0,9 1 1 1 1,1 0 1 0 0,6 1 1 0 0,0,0,1,0,0,0,1,1,作业题,P385(,老版,P386)5-4,、,5-5,、,P456,(,老版,P460),习题,6-2,、,二、中规模计数器,（三）中规模异步计数器,（二）四位二进制可逆计数器,（一）四位二进制同步计数器,D,A,:,高位,低位,CP,U,、,CP,D,:,双时钟输入,R,:,异步清除,高电平,有效。,LD,:,异,步预置,低电平,有效。,Q,D,Q,A,:,高位,低位,1.,逻辑符号,加到最大,值时产生进位,信号,Q,CC,=0,减到最小,值时产生借位,信号,Q,CB,=0,（二）四位二进制可逆计数器,CT74193,讲义,P350,MSI,器件中的,74190,、,74191,、,74192,和,74193,均是同步可逆计数器。其中，,74190,和,74192,是同步十进制可逆计数器，,74191,和,74193,是同步二进制可逆计数器。,（二）四位二进制可逆计数器,CT74193,CT74193,功能表,连接成任意模,M,的计数器,(1),接成,M16,的计数器,2.CT74193,功能扩展,(,二）四位二进制可逆计数器,CT74193,0 0 1 1 0,1 0 1 1 1,2 1 0 0 0,3 1 0 0 1,4 1 0 1 0,5 1 0 1 1,6 1 1 0 0,7 1 1 0 1,8 1 1 1 0,9 1 1 1 1,例：用,CT74193,设计,M=9,计数器。,方法一,:,采用,异步预置、,加法计数,（,1,）接成,M16,的计数器,Q,CC,=0,0,1,1,0,态序表,N Q,D,Q,C,Q,B,Q,A,0,1,1,0,提问：该电路的输出有多少个状态？,方法二,:,采用,异步预置、减,法计数,01 0 0 1,11 0 0 0,20 1 1 1,30 1 1 0,40 1 0 1,50 1 0 0,60 0 1 1,70 0 1 0,80 0 0 1,90 0 0 0,Q,CB,=0,1,0,0,1,例,1,：用,CT74193,设计,M=9,计数器。,1,0,0,1,态序表,NQ,D,Q,C,Q,B,Q,A,（,1,）接成,M16,的计数器,连接成任意模,M,的计数器,(1),接成,M16,的计数器,2.CT74193,功能扩展,(,二）四位二进制可逆计数器,CT74193,例,:,用,CT74193,设计,M=147,计数器。,方法一,:,采用,异步清零、加,法计数。,M=(147),10,=(10010011),2,需要两片,CT74193,1,0,0,1,1,1,0,0,0,0,0,0,0,0,0,0,（,2,）接成,M16,的计数器,方法二,:,采用,减,法,计数、,异步预置。,利用,Q,CB,端,M=(147),10,=(10010011),2,1,0,0,1,1,1,0,0,1,1,0,0,1,0,0,1,例,:,用,CT74193,设计,M=147,计数器,（,2,）接成,M16,的计数器,二、中规模计数器,（三）中规模异步计数器,（二）四位二进制可逆计数器,（一）四位二进制同步计数器,(1),触发器,A,：模,2,CP,A,入,Q,A,出,(2),触发器,B,、,C,、,D,：模,5,异步计数器。,CP,B,入,Q,D,Q,B,出,CP,A,、,CP,B,:,时钟,输入端,R,01,、,R,02,:,直接清零端,S,g1,、,S,g2,:,置,9,端,Q,D,Q,A,:,高位,低位,1.,逻辑符号,（三）异步计数器,CT74290,讲义,P367,74290,的内部电路结构,（三）异步计数器,CT74290,(2),异步清零：当,R,01,=R,02,=1,，,S,g1,、,S,g2,有低电平,时,，,则输出“,0000,”,状态，与,CP,无关。,(1),置,9,：当,S,g1,=,S,g2,=1,时，,输出,1001,状态。,(3),计数：,当,R,01,、,R,02,及,S,g1,、,S,g2,有低电平时,，且,当有,CP,下降沿,时，即可以实现计数。,2.,功能,在外部将,Q,A,和,CP,B,连接构成,8421BCD,码计,数。,CP,A,入,Q,D,Q,A,出,在外部将,Q,D,和,CP,A,连接构成,5421BCD,码计,数。,CP,B,入,Q,A,Q,D,Q,C,Q,B,出。,（三）异步计数器,CT74290,输 入 输 出,CP,R,0,（,1,）,R,0,（,2,）,Sg,（,1,）,Sg,（,2,）,Q,A,Q,B,Q,C,Q,D,1 1 0,0 0 0 0,1 1,0 0 0 0 0,1 1 1 0 0 1,0,0,计 数,0,0,0,0,0 0,（三）异步计数器,CT74290,例,1,：采用,C,T74290,设计,M=6,计数器。,方法一：利用,R,端,00 0 0 0,11 0 0 0,20 1 0 0,31 1 0 0,40 0 1 0,51 0 1 0,60 1 1 0,0110,0,0,0,0,M=6,态序表,N Q,A,Q,B,Q,C,Q,D,例,2,：采用,C,T74290,设计,M=7,计数器。,M=7,态序表,NQ,A,Q,B,Q,C,Q,D,00 0 0 0,11 0 0 0,20 1 0 0,31 1 0 0,40 0 1 0,51 0 1 0,60 1 1 0,71 0 0 1,方法二：利用,S,端,1,0,0,1,0,1,1,0,例,3,：用,C,T74290,设计,M=10,计数器。,M=10,态序表,N,Q,A,Q,D,Q,C,Q,B,00 0 0 0,10 0 0 1,20 0 1 0,30 0 1 1,40 1 0 0,51 0 0 0,61 0 0 1,71 0 1 0,81 0 1 1,91 1 0 0,要求：采用,5421,码计数,例,4,：用,C,T74290,设计,M=88,计数器。,方法三：采用两片,CT74290,级联,0,1,第七章 常用时序模块及其应用,第一节 计数器,第二节,寄存器,第三节,序列码发生器,小结,移位寄存器,寄存器,单向移位寄存器,双向移位寄存器,第二节 寄存器,用来存放数据,（一）、,寄存器的分类,从功能上分：,第二节 寄存器,（一）、,寄存器的分类,从触发方式分：,电平控制寄存器,边沿控制寄存器,第二节 寄存器,（一）、,寄存器的分类,从电路结构分,(1),、电平控制寄存器,74373,是指在时钟信号的有效电平期间接收数据,讲义P342,(2),、边沿控制寄存器,74273,是指在时钟信号的有效边沿接收数据,P343,例,5-3-6,分析图,5-3-33,所示电路的逻辑功能,寄存器应用电路,解：,根据图,5-3-33,可知，该电路由两片寄存器和一片译码器组成。,讲义,P354,解：,74139,中有两个,2,线,-4,线译码电路，由图中译码器可知，当电路使能信号,=1,时，电路不工作，两片寄存器都不能进行输入、输出工作。当电路使能信号,=0,时，如果输入信号,RW,=1,，,表示从寄存器中读取数据，如果输入信号,RW,=0,，,表示向寄存器写数据。而输入信号,CS,称为片选信号，用于控制哪一片寄存器有效，如果,CS,=0,，,寄存器,I,工作，如果,CS,=1,，,则寄存器,II,工作。其时序图如图,5-3-34,所示。,图,5-3-34,例,5-3-6,的波形,（,1,）,当,CLR,=0,时，异步清零。,（,2,）,当,S,0,S,1,时，并行送,数。,（,3,）当,S,0,S,1,时，保持。,（,4,）当,S,0,=1,，,S,1,=0,时，,右移,且数据从,SR,端串行输入。,（,5,）当,S,0,=0,，,S,1,=1,时，,左移,且数据从,SL,端串行输入。,2.,功能,1.,逻辑符号,（二）,四位,双向移位寄存器,CT74194,讲义,P345,CT74194,功能表,（二）,四位,双向移位寄存器,CT74194,（,三）,单向移位寄存器（八位,CT74164,）,讲义,P346,2.,环形计数器,1.,数据转换,3.,扭环形计数器,（四）寄存器的应用,1.,七位串行,并行转换,串行,并行,并行,串行,例,5-3-9,分析图,5-3-39,所示电路的逻辑功能,解：根据电路模型列出态序表,通过分析可知本例是模,7,计数器，本例的关键是确定每次右移时进入,SR,端的数据。,2.,环形计数器,1.,数据转换,3.,扭环形计数器,（四）寄存器的应用,2.,环形计数器,讲义,P442,环形计数器是指将移位寄存器的首尾相连，而且，任何状态中只有一个触发器的状态为,1,。,例,6-3-4,用,D,触发器实现一个,模,5,环形同步计数器,解：,、画状态转换图,D,4,Q,CP,D Q,CP,D Q,CP,D Q,CP,D,0,Q,CP,CP,2.,环形计数器,、画全状态转换表,求激励函数,D,4,将非主环状态指入主环达到自启动的目的。,列出,D,4,输入端的卡诺图，化简后可以得到以下逻辑表达式：,2.,环形计数器,、画全状态转换表,、画电路图,例：用,CT74194,构成,M=4,的环形计数器。,态序表,注意：,（,1,）电路除了有效计数循环外，还有五个无效循环。,（,2,）不能自启动，,工作时首先在,S,加启动信号进行预置。,2.,环形计数器,根据,194,的功能表,S1=1,S2=1,时，同步预置。加正脉冲启动。,环形计数器设计,（,1,）连接方法：,将移位寄存器的输出,Q,D,接到,SR,输入端。,（,2,）判断触发器个数：,计数器的模,n(n,为移位寄存器的位数,),。,2.,环形计数器,1.,数据转换,3.,扭环形计数器,（四）寄存器的应用,3.,扭环形计数器,例,6-3-5,用,MSI,器件,74194,实现一个模,8,扭环形计数器,解：写出态序表,注意：,（,1,）电路除了有效计数循环外，还有一个无效循环。,（,2,）不能自启动，,工作时首先在,S,加启动信号进行预置。,扭环形计数器设计,（,1,）连接方法：,将移位寄存器的输出,Q,D,经反相器后反馈到,SR,输入端。,（,2,）判断触发器个数：,计数器的模,2n(n,为移位寄存器的位数,),。,2.,环形计数器,1.,数据转换,3.,扭环形计数器,（四）寄存器的应用,第七章 常用时序模块及其应用,第一节 计数器,第二节,寄存器,第三节,序列码发生器,小结,第三节,序列码发生器,一、计数器型序列码发生器,按一定规则排列的周期性串行二进制码。,任意长度的序列码,三、反馈型序列码发生器,二、移位寄存型序列码发生器,一、计数器型序列码发生器,2.,按要求设计组合输出电路。,计数器,+,组合输出电路,（一）电路组成,（二）设计过程,1.,根据序列码的长度,S,设计模,S,计数器，状态可以自定。,例：设计一产生,110001001110,序列码发生器。,第一步：设计计数器,（,1,）序列长度,S=12,，,可以设计模,12,计数器。,（,2,）选用,CT74161,。,（,3,）,采用同步预置法。,（,4,）设定有效状态为,Q,D,Q,C,Q,B,Q,A,=,0100,1111,。,0,0,1,0,一、计数器型序列码发生器,讲义,P449383,第二步：设计组合电路,Q,D,Q,C,Q,B,Q,A,Z,0 1 0 0 1,0 1 0 1 1,0 1 1 0 0,0 1 1 1 0,1 0 0 0 0,1 0 0 1 1,1 0 1 0 0,1 0 1 1 0,1 1 0 0 1,1 1 0 1 1,1 1 1 0 1,1 1 1 1 0,（,1,）,列出真值表。,（,2,）,卡诺图化简。,（,3,）,采用,8,输入数据选择器实现逻辑函数,：,D,0,=D,1,=D,3,=D,5,=0D,2,=D,6,=1,D,4,=Q,A，,D,7,=,一、计数器型序列码发生器,AB,CD,00,01,11,10,00,01,11,10,D,0,D,0,D,1,D,1,D,2,D,2,D,3,D,3,D,4,D,4,D,5,D,5,D,6,D,6,D,7,D,7,若对应的方格内,有,0,也有,1,，则应为,1,格,对应的,输入变量的积之和,（此积之和式中,只能含余下的变量,）。,八选一选择器实现函数：逻辑变量,ABCD,选,ABC,做地址输入，可得八选一选择器的卡诺图,与函数的卡诺图比较，可确定相应的数据输入,D,i,。,若对应于选择器卡诺图的方格内,全为,1,，则此,D,i,=1,；,反之，若方格内,全为,0,，则,D,i,=0,。,确定,D,i,方法：对于函数卡诺图中,Q,D,Q,C,Q,B,-ABC,Q,A,-D,第三步：画电路图,D,0,=D,1,=D,3,=D,5,=0,D,2,=D,6,=1,D,4,=Q,A，,D,7,=,Z,一、计数器型序列码发生器,三、反馈型序列码发生器,-,最长线性序列码发生器,第三节,序列码发生器,一、计数器型序列码发生器,二、移位寄存型序列码发生器,二、移位寄存型序列码发生器,例,6-3-6,用,D,触发器设计一个产生,1111000100,的序列码发生器,。,解：,（,1,）分析题意，确定系统状态和输出，画出原始状态转换表和状态转换图,（,2,）确定时序类型,根据设计要求，本例属于同步时序电路设计问题。因此，不需要设计时钟输入信号。,（,3,）状态化简,由设计要求可知，本例不需要进行状态化简。,（,4,）状态设计,（,5,）组合设计（求控制函数）,（,6,）画出,逻辑图,提问：,是否任何序列码都可用此法（移位寄存器）实现？,三、反馈型最长线性序列码发生器,(m,序列码发生器,),2.,电路组成：,移位寄存器,+,异或反馈电路,1.,最长线性序列码长度：,S=2,n,-1,3.,设计过程,:,(1),根据,S=2,n,-1,，,确定,n,。,(2),再查表可得反馈函数,f(Q),。,(3),画电路图,。,(,4)加防全0装置,。,N,F(Q),N,F(Q),1,Q,1,12,Q,6,Q,7,Q,11,Q,12,2,Q,1,Q,2,13,Q,9,Q,10,Q,12,Q,13,3,Q,2,Q,3,14,Q,9,Q,11,Q,13,Q,14,4,Q,3,Q,4,15,Q,14,Q,15,5,Q,4,Q,5,16,Q,11,Q,13,Q,14,Q,16,6,Q,5,Q,6,17,Q,14,Q,17,7,Q,6,Q,7,18,Q,1,Q,2,Q,5,Q,18,8,Q,2,Q,3,Q,4,Q,8,19,Q,14,Q,17,Q,18,Q,19,9,Q,5,Q,9,20,Q,17,Q,20,10,Q,7,Q,10,21,Q,19,Q,21,11,Q,9,Q,11,22,Q,21,Q,22,M,序列反馈函数表,例：设计,S=7,的,m,序列码发生器。,第一步：,根据,S=2,n,-1,，,确定,n=3,。,第二步：,查表,6-31,可得反馈函数：,f(Q)=Q,2,Q,3,(,即,CT74194,的,D,SR,=Q,1,Q,2,),。,第三步：,画电路图。,三、反馈型最长线性序列码发生器,(m,序列码发生器,),第四步：,加全,0,校正项,第五步：,画电路图,利用全,0,状态，重新置数以实现自启动，逻辑电路如图所示。,例：设计,S=7,的,m,序列码发生器。,三、反馈型最长线性序列码发生器,(m,序列码发生器,),数字电子钟是一种直接用数字显示时间的计时装置，一般由,晶体振荡器,、,分频器,、,计数器,、,译码器,、,显示器,、,校时电路,和,电源,等部分组成。,第四节,数字电子钟,本章讨论了几种常用的时序模块，如,计数器、寄存器、移位寄存器,以及由他们组成的,序列信号发生器,等,。,计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器电路简单。,移位寄存器分为左移、右移及双向。,小 结,（,1,）熟练读懂中规模时序模块的功能表；,（,2,）熟练掌握中规模模块电路的功能扩展；,（,3,）具备应用时序模块及组合电路构成,给定逻辑功能电路的能力。,本章重点,习 题,P391 5-16,、,5-18,P456,(,老版,P460),练习题,6-7,、,6-9,、,6-11,P458,(,老版,P462),6-22,6-21,