车规级芯片的加严筛选.pdf

CIC中国集成电路China lntegrated Circuit测试（总第 290 期）2023 7 https：/车规级芯片的加严筛选0引言随着汽车向智能化方向高速发展，对车规级芯片的需求越来越广泛。车规级芯片的特殊应用场景对安全性和可靠性要求极高，因此，通过在测试端进行加严筛选，筛除早期失效芯片，实现用户端的高可靠性具有重要意义。1加严筛选的目的早期失效期（infant mortality）是失效率（failurerate）相对较高的阶段，失效原因通常是芯片存在设魏代龙小华半导体有限公司摘要：车规级芯片对安全性和可靠性有着严格的要求，所以要在测试端进行加严筛选，以达到零失效的目标。常见的加严筛选项目有动态零件平均测试（DPAT）、坏集群中的良品（GDBC）、堆叠晶圆图、老化（Burn-in）等，本文阐述了加严筛选项目的作用，并通过实验说明了加严筛选的执行方式及筛选出的比例。关键词：车规级芯片；零失效；加严筛选；DPAT；GDBCEnhanced screening of automotive level chip testWEI Dai-longXiaohua Semiconductor Co.,LTDAbstract:Due to the strict requirements on the safety and reliability of automotive level chip,it is necessary to en-hance the screening at testing to achieve the goal of zero failure.The common enhance screening items include DPAT,GDBC,stacked wafer map,aging,etc.This paper describes the function of the enhanced screening items,and explainsthe use of the enhanced screening items and the failure ratio of the screening through experiments.Keywords:automotive level chip;zero failure;enhanced screening;DPAT;GDBC88中国集成电路测试China lntegrated CircuitCIChttps：/（总第 290 期）2023 7 图 1 浴盆曲线图计缺陷、制造异常或材料缺陷等。测试加严筛选的目的就是要在芯片出货前筛选出存在缺陷的芯片，而这些存在缺陷的芯片很可能会是早期失效芯片，见图 1。常见的加严筛选包括 DPAT、GDBC、堆叠晶圆图、老化等加严筛选项目。DPAT，就是在静态零件平均测试（SPAT）筛选出批次间异常品后，再使用单批次内的良品计算出一个测试规格（SPEC），然后用此测试规格筛选出此批次内的异常品1-2。以晶圆级探针（CP）测试为例，先使用 SPAT 规格筛选出批次（LOT）间的异常品，再用单片晶片（wafer）中的良品计算出 DPAT 规格，然后用 DPAT 规格筛选出此晶片中的异常点，如图 2。常用的 DPAT 规格按照公式：规格=鲁棒平均值（Robust Mean）n 倍鲁棒标准差（Robust Sigma）来设定，这里的 n 一般取大于 3 的整数，具体的规格宽度可以根据实际情况来调整。GDBC 是针对晶圆的 CP 测试来执行的。因为CP 图（MAP）中坏品集群周围的良品也存在缺陷风险，并且良品周围失效芯片的数量和其老化后的失效率成正比3，所以需要对它们执行一定筛选规则来剔除掉。通常以目标良品芯片（good die）及其周围 8个芯片形成的 33 方格为基本执行单元，若周围 8个芯片中的失效芯片（bad die）数量 X，则此良品定义为失效品，见图 3。此处的 X 取 1 到 8 之间的整数，取值越小筛选规则越严格。堆叠晶圆图也是针对晶圆的 CP 测试来执行的。失效逻辑是，叠片中的某个坐标位置存在低良率，那么此坐标位置的良品也有失效风险。在实际操作中，会按照一定的比例来设定阈值条件，阈值越小越严格。比如，16 片晶片叠片中某个坐标位置存在14 个坏品，把其余的 2 个良品执行为坏品，则此阈值条件为 14/16=0.875，即坐标位置的良率87.5%时，此坐标位置的良品也被执行为失效品，见图 4。老化（Burn-in）通过加偏压和高温等应力条件，提前筛选出存在缺陷的芯片，达到剔除早期失效芯片的目的。具体方法是通过大量老化实验数据绘出失效率和老化时间的曲线，找到合适的老化条件。然后在 FT 测试前加入老化筛选，当然在老化前还需要用测试筛除掉封装异常芯片。这样做的目的是可以提前剔除早期失效芯片3-5，比如，无老化（without burn-in）情况下使用 1000 小时后失效的缺陷芯片可以在老化（with burn-in）情况下提前筛除出来，见图 5。图 2 SPAT 和（SPAT+DPAT）筛选示意图图 3 33 方格 GDBC 筛选示意图图 4 堆叠晶圆图筛选示意图图 5 增加老化试验前（-）和后（）的浴盆曲线图89CIC中国集成电路China lntegrated Circuit测试（总第 290 期）2023 7 https：/2加严筛选实际应用2.1 DPAT 筛选对 CP MAP 进行 DPAT 筛选，当规格宽度为 6倍鲁棒标准差，加严筛选出的失效比例 0.12%，而当规格宽度收紧到 4 倍鲁棒标准差，则筛选出的失效比例为 0.38%。通过 DPAT规格来筛除同一片晶片中芯片性能异常分布的样本，通过调整规格的宽度来加强良品芯片的性能集中度，达到提升芯片质量的目的，通常规格宽度越小要求越严格。目前 AEC_Q001（汽车电子委员会零件平均测试使用指导）标准推荐的规格宽度为 6 倍鲁棒标准差。我们在实际产品开发过程中，可以结合实际情况进行选择。2.2 GDBC 筛选对 CP MAP 进行 GDBC 筛选，当 X 分别取 6、5，则加严筛选出的失效比例分别 0.38%、1.2%，下图中的 31 代表执行 GDBC 筛选出的坏品，具体见图 6和图 7。当 X 取值从 6 加严到 5 时，筛选出的失效率也从 0.38%增加到 1.2%。继续加严，筛选出的失效率也会继续增加。具体的 X 的取值需要结合产品的质量要求及晶片本身良率综合考虑。2.3 堆叠晶圆图筛选对 CP MAP 进行堆叠筛选，当执行的阈值条件为 0.5 时，筛选出的失效比例为 0.90%；而当阈值条件为 0.4 时，筛选出的失效比例增加为 1.2%。执行的阈值条件越小越严格，产品开发过程中需要结合实际情况来选择。另外，在实际执行过程中还对叠片晶片的数量也会做出相应的限制。2.4 老化筛选在 1.4 倍 Vcore 电压和 125温度应力条件下，执行不同时间的老化实验，用失效率（Failure rate）和老化时间（Time）作曲线，找到失效率的拐点，此处就是老化条件的最佳时间，此处得到的老化时间是 24小时，见图 8。实际产品的老化失效率和 CP 测试有着强相关性，使用加严筛选的 CP 测试会减少老化的失效率。3结论对加严筛选方式的研究和应用具有重要的实际意义。通过测试端的加严筛选，可以进一步筛选出有缺陷的芯片，进而减少产品的早期失效率，是达到零失效目标的重要手段。参考文献1 Wim Dobbelaere,Ronny Vanhooren,et al.Analog图 7 X 取 5 时的 GDBC 筛选 MAP 图图 6 X 取 6 时的 GDBC 筛选 MAP 图图 8 老化失效率和老化时间曲线图90中国集成电路测试China lntegrated CircuitCIChttps：/（总第 290 期）2023 7 上接第 52 页fault coverage improvement using final-test dynamicpart average testing.2016 IEEE International TestConference（ITC）,2016,pp.1-92 Kenneth Kristoffer S.Lim;Maria Evigene B.Fran-cisco,et al.Moving Limits:A More Effective Approachin Outlier Screening at Final Test.2022 IEEE 24thElectronics Packaging Technology Conference（EPTC）,2022,pp.806-8103 R.D.Heller.Near neighbor sort yield and wafer sortyield impact on product burn-in and a time dependentreliability study.2016 IEEE International ReliabilityPhysics Symposium（IRPS）,2016,pp.PR-2-1-PR-2-44 M.F.Zakaria;Z.A.Kassim,et al.Reducing burn-intime through high-voltage stress test and Weibullstatistical analysis.IEEE Design&Test of Computers,2006,pp.88-985 Melanie Po-Leen Ooi;Zainal Abu Kassim,et al.Shortening Burn-In Test:Application of HVST andWeibull Statistical Analysis.IEEE Transactions onInstrumentation and Measurement,2007,pp.990-999作者简介魏代龙，硕士，小华半导体有限公司产品工程部资深产品工程师，2010 年开始从事半导体芯片制造及芯片项目导入类工作。15 D.Koushik et al.,“Plasma-assisted atomic layerdeposition of nickel oxide as hole transport layer forhybrid perovskite solar cells,”J Mater Chem C Mater,vol.7,no.40,pp.12532-12543,2019,doi:10.1039/C9TC04282B16 M.Grundmann et al.,“Oxide bipolar electronics:materials,devices and circuits,”J Phys D Appl Phys,vol.49,no.21,p.213001,Jun.2016,doi:10.1088/0022-3727/49/21/21300117 A.R.Nagaraja et al.,“Band or Polaron:The HoleConduction Mechanism in the p-Type Spinel Rh2ZnO4,”Journal of the American Ceramic Society,vol.95,no.1,pp.269-274,Jan.2012,doi:10.1111/j.1551-2916.2011.04771.x18 A.J.Bosman and H.J.van Daal,“Small-polaronversusbandconductioninsometransition-metaloxides,”Adv Phys,vol.19,no.77,pp.1-117,Jan.1970,doi:10.1080/0001873700010107119 L.Li,X.Wang,Y.Liu,and J.-P.Ao,“NiO/GaNheterojunctiondiodedepositedthroughmagnetronreactive sputtering,”Journal of Vacuum Science&Technology A:Vacuum,Surfaces,and Films,vol.34,no.2,p.02D104,Mar.2016,doi:10.1116/1.493773720 M.A.Johar et al.,“Controlled carrier screening inp-n NiO/GaN piezoelectric generators by an Al2O3insertion layer,”J Phys D Appl Phys,vol.50,no.48,p.485501,Dec.2017,doi:10.1088/1361-6463/aa946a21G.Sabui,P.J.Parbrook,M.Arredondo-Arechavala,and Z.J.Shen,“Modeling and simulation ofbulk gallium nitride power semiconductor devices,”AIPAdv,vol.6,no.5,p.055006,May 2016,doi:10.1063/1.494879422 E.Gaubas et al.,“Pulsed photo-ionization spec-troscopy in carbon doped MOCVD GaN epi-layers onSi,”Semicond Sci Technol,vol.33,no.7,p.075015,Jul.2018,doi:10.1088/1361-6641/aaca78作者简介黄永，博士，工程师，研究方向：氮化镓器件及其可靠性。91