EDA设计流程及其工具PPT课件.ppt

1第第2 2章章 EDA EDA设计设计流程及其工具流程及其工具1 1：FPGA/CPLDFPGA/CPLD设计设计流程流程2 2：ASICASIC及其及其设计设计流程流程3 3：常用常用EDAEDA工具工具4 4：IPIP核核22.1 FPGA/CPLD 2.1 FPGA/CPLD 设计设计流程流程 FPGA FPGA：现场现场可可编编程程门阵门阵列列 CPLDCPLD：复复杂杂可可编编程程逻辑逻辑器件器件一、一、这这2 2种器件的一般开种器件的一般开发发流程流程为为：(One Time Programming)功能功能仿真仿真原理原理图图/HDL文本文本编辑编辑综综合合FPGA/CPLD适配FPGA/CPLD编程下载逻辑综逻辑综合器合器结结构构综综合器合器1.功能仿真功能仿真2.时时序仿真序仿真时时序与功能序与功能门级门级仿真仿真FPGA/CPLD 器件和器件和电电路系路系统统1.isp方式下方式下载载2.JTAG方式下方式下载载3.针对针对SRAM结结构的配置构的配置4.OTP器件器件编辑编辑32.1.1 设计输设计输入入(原理原理图图HDL文本文本编辑编辑)1.1.图图形形输输入入 图图形形输输入入 原理原理图输图输入入 状状态图输态图输入入 波形波形图输图输入入41 1、设计输设计输入（原理入（原理图图/HDL/HDL文本文本编辑编辑）将需将需设计设计的的电电子系子系统统的功能和的功能和结结构以构以图图形或文本方式表形或文本方式表达。达。1 1）图图形形输输入入：原理：原理图输图输入、状入、状态图输态图输入、波形入、波形图输图输入入原理原理图图方式方式应应用最用最为为广泛广泛,原理原理图输图输入入对对原理原理图进图进行功能行功能验证验证后再后再进进行行编译编译即可即可转换为转换为网表文件。网表文件。但此方法一般但此方法一般仅实仅实用于小用于小电电路。路。对对于稍大的于稍大的电电路，其路，其可可读读性、可移植性差性、可移植性差。波形波形图图主要主要应应用于仿真功能用于仿真功能测试时产测试时产生某种生某种测试测试信号信号;状状态图态图常用于建模中。常用于建模中。2 2）HDLHDL文本文本输输入入：目前主流：目前主流输输入方式，是最有效的方式，入方式，是最有效的方式，其其可可读读性、可移植性好、便于存档性、可移植性好、便于存档。52 综综合合 整整个个综综合合过过程程就就是是将将设设计计者者在在EDAEDA平平台台上上编编辑辑输输入入的的HDLHDL文文本本、原原理理图图或或状状态态图图形形描描述述，依依据据给给定定的的硬硬件件结结构构组组件件和和约约束束控控制制条条件件进进行行编编译译、优优化化、转转换换和和综综合合，最最终终获获得得门门级级电电路路甚甚至至更更底底层层的的电电路路描描述述网网表表文文件件。由由此此可可见见，综综合合器器工工作作前前，必必须须给给定定最最后后实实现现的的硬硬件件结结构构参参数数，它它的的功功能能就就是是将将软软件件描描述述与与给给定定的的硬硬件件结结构构用用某某种种网网表表文文件件的方式的方式对应对应起来，成起来，成为为相相应应互的映射关系。互的映射关系。6综综合合l 将前面将前面输输入的原理入的原理图图、HDLHDL语语言描述言描述转转化化为电为电路路实现实现的的门门级级网表的网表的过过程；程；l 是从抽象到具体是从抽象到具体实现实现的关的关键键步步骤骤；l 综综合的合的结结果不是唯一的；果不是唯一的；l 为为达到性能要求，往往达到性能要求，往往对综对综合加以合加以约约束。束。7VHDL综综合器运行流程合器运行流程8、约束条件：在逻辑综合过程中，为优化输出和工艺映射的需要，一定要有相应的约束条件以实现对设计实体的控制。如：面积、速度、功耗、可测性。、工艺库：工艺库将提供综合工具所需要的全部半导体工艺信息。即工艺库不仅含有ASIC单元的逻辑功能、单元面积、输入到输出的定时关系、输出的扇出限制和对单元所需的定时检查。9、逻辑综合3步曲：逻辑综合工具将RTL级描述转换为门级描述一般有3步：1）.将RTL描述（VHDL程序）转换为未优化的门级布尔描述（布尔逻辑方程的形式）这一步称为“展平”。2）.执行优化算法，化简布尔方程，这一步称为“优化”。3）.按半导体工艺要求，采用相应的工艺库，把优化的布尔描述映射成实际的逻辑电路（逻辑实现）10.门级映射网表：过程：取出优化后的布尔描述，并利用工艺库中得到的逻辑和定时上的信息去做网表，网表是对用户所描述的面积和速度指标的一种体现形式。工艺库中存有大量的网表，它们的功能相同，但可以在速度和面积之间权衡。113、适配适配 适配器也称适配器也称结结构构综综合器，它的功能是将由合器，它的功能是将由综综合器合器产产生的生的网表文件配置于指定的目网表文件配置于指定的目标标器件中，使之器件中，使之产产生最生最终终的下的下载载文文件，如件，如JEDECJEDEC、JamJam格式的文件。适配所格式的文件。适配所选选定的目定的目标标器件器件(FPGA/CPLD(FPGA/CPLD芯片芯片)必必须须属于原属于原综综合器指定的目合器指定的目标标器件系列。器件系列。逻辑综逻辑综合通合通过过后必后必须须利用适配器将利用适配器将综综合后网表文件合后网表文件针对针对某某一具体的目一具体的目标标器件器件进进行行逻辑逻辑映射操作，其中包括底映射操作，其中包括底层层器件配器件配置、置、逻辑逻辑分割、分割、逻辑优逻辑优化、化、逻辑逻辑布局布布局布线线操作。适配完成后操作。适配完成后可以利用适配所可以利用适配所产产生的仿真文件作精确的生的仿真文件作精确的时时序仿真，同序仿真，同时产时产生可用于生可用于编编程的文件。程的文件。124 4、行、行为为仿真、功能仿真、仿真、功能仿真、时时序仿真序仿真 仿真就是仿真就是让计让计算机根据一定的算法和一定的仿真算机根据一定的算法和一定的仿真库对库对EDAEDA设计进设计进行模行模拟拟，以，以验证设计验证设计，排除，排除错误错误。1 1）行）行为为仿真：仿真：此此时时的仿真只是根据的仿真只是根据VHDLVHDL的的语义进语义进行的，与具体行的，与具体电电路路没有关系。没有关系。2）功能仿真：）功能仿真：直接直接对对VHDL、原理、原理图图描述或其他描述形式的描述或其他描述形式的逻辑逻辑功能功能进进行行测试测试模模拟拟，以了解其，以了解其实现实现的功能是否的功能是否满满足原足原设计设计的要的要求的求的过过程，仿真程，仿真过过程不涉及任何具体器件的硬件特性，如程不涉及任何具体器件的硬件特性，如延延时时特性。特性。133）时时序仿真：序仿真：接近真接近真实实器件运行特性的仿真，仿真文件中已包含了器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，仿真精度高。器件硬件特性参数，仿真精度高。145 5、编编程下程下载载 将适配后的下将适配后的下载载文件，通文件，通过过通信通信电缆电缆或或专专用用编编程器写至程器写至相相应应目目标标器件的器件的过过程。程。FPGA与与CPLD的辨的辨别别和分和分类类主要是根据其主要是根据其结结构特点和工作原理。通常的分构特点和工作原理。通常的分类类方法方法为为：将以乘将以乘积项结积项结构方式构成构方式构成逻辑逻辑行行为为的器件称的器件称为为CPLD，它所，它所产产生的是熔生的是熔丝图丝图文件即文件即JEDEC文件（文件（简简称称JED文件）。如文件）。如Lattice的的ispLSI系列、系列、Xilinx的的XC9500系列、系列、Altera的的MAX7000S系列和系列和Lattice(原原Vantis)的的Mach系列等。系列等。将以将以查查表法表法结结构方式构成构方式构成逻辑逻辑行行为为的器件称的器件称为为FPGA，它所，它所产产生的是位流数据文生的是位流数据文件。如件。如Xilinx的的SPARTAN系列、系列、Altera的的FLEX10K或或ACEX1K系列等。系列等。15 器器件件编编程程需需要要满满足足一一定定的的条条件件，如如编编程程电电压压、编编程程时时序序和和编编程程算算法法等等。普普通通的的EPLD/CPLD器器件件和和一一次次性性编编程程的的FPGA需需要要专专用用的的编编程程器器完完成成器器件件的的编编程程工工作作。基基于于SRAM的的FPGA可可以以由由EPROM或或其其它它存存储储体体进进行行配配置置。在在线线可可编编程程的的PLD器器件件不不需需要要专专门门的的编编程器，程器，只要一根只要一根编编程下程下载电缆载电缆就可以了。就可以了。166、硬件、硬件测试测试 将含有将含有载载入了入了设计设计的的FPGA或或CPLD的硬件系的硬件系统进统进行行统统一一测试测试，以便最，以便最终验证设计项终验证设计项目在目目在目标标系系统统上的上的实际实际工作情况。工作情况。17实验实验开开发发系系统统18 九十年代以来，集成电路工艺发展非常迅速，已从亚微米(0.5到1微米)进入到深亚微米(小于0.5微米)，进而进入到超深亚微米(小于0.25微米)。其主要特点：特征尺寸越来越小芯片尺寸越来越大 单片上的晶体管数越来越多 时钟速度越来越快 电源电压越来越低 布线层数越来越多 I/O引线越来越多一、集成一、集成电电路工路工艺艺的的发发展特点和展特点和规规律律2.2 ASIC及其及其设计设计流程流程19年份 1997 1999 2001 2003 2006 2009 2012最小线宽 0.25 0.18 0.15 0.13 0.10 0.07 0.01 (m）DRAM容量 256M 1G 1G4G 4G 16G 64G 256G每片晶体管数 11 21 40 76 200 520 1400 （M）芯片尺寸 300 440 385 430 520 620 750(平方毫米）频率(兆赫）750 1200 1400 1600 2000 2500 3000 金属化层层数 6 6-7 7 7 7-8 8-9 9 最低供电电压 1.8-2.5 1.5-1.8 1.2-1.5 1.2-1.5 0.9-1.2 0.6-0.9 0.5-0.6 （v）最大晶圆直径 200 300 300 300 300 450 450 （mm）发发展展规规划代次的指划代次的指标标201、集成电路发展的方向1）在发展微细加工技术的基础上，开发超高速、超高集成度的电路。2）迅速、全面地利用已达到的或已成熟的工艺技术、设计技术、封装技术、和测试技术等发展各种专用集成电路（ASIC）。二、IC发展方向与我国IC的发展情况 从另一个角度来说，进入90年代以来，电子信息类产品的开发明显地出现了两个特点：1、开发产品的复杂程度加深，出现SOC；2、开发产品的上市时限紧迫。212、我国集成电路的发展现状2002年中国信息技术趋势大会上专家指出的IC技术是IT领域热点技术之一；IC是整个电子信息产业乃至国民经济的基础。目前我国的半导体集成电路生产分为三大类：IC设计公司（Fabless，无生产线）国内半导体芯片厂家的主流产品是5至6英寸硅片，大约占总量的三分之二强。随着上海华虹NEC公司8英寸生产线的投产，6至8英寸硅片的需求量将上升。芯片加工厂（Foundry）我国集成电路芯片制造业现己相对集中,主要分布在上海、北京、江苏、浙江等省市。后工序（测试、封装、设备）其中IC设计以人为主，脑力密集型，属高回报产业。223、我国集成电路生产能力方面：93年生产的集成电路为1.78亿块，占世界总产量的0.4%，相当于美国1969年的水平，日本1971年的水平。96年为7.09亿块，而1996年国内集成电路市场总用量为67.8亿块,国内市场占有率仅为10。99年为23亿块,销售额70多亿元，国内市场占有率不足20，绝大部分依靠进口。2000年需求量为180亿块，预计可生产32亿块。总之，我国集成电路产业的总体发展水平还很低，与国外相比大约落后15年。但是，目前已具备0.25微米芯片设计开发和0.18微米芯片规模生产能力，以“方舟”、“龙芯”为代表的高性能CPU芯片开发成功，标志着我国已掌握产业发展的部分重大核心技术。23三、三、IC分分类类（一）按功能（一）按功能结结构分构分类类集成电路按其功能、结构的不同，可以分为模拟集成电路数字集成电路和数/模混合集成电路三大 模拟集成电路又称线性电路用来产生、放大和处理各种模拟信号（指幅度随时间变化的信号。例如半导体收音机的音频信号录放机的磁带信号等），其输入信号和输出信号成比例关系。数字集成电路用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号。例如3G手机、数码相机、电脑CPU、数字电视的逻辑控制和重放的音频信号和视频信号）24（二）按制作工（二）按制作工艺艺分分类类集成电路按制作工艺可分为半导体集成电路和膜集成电路。膜集成电路又分类厚膜集成电路和薄膜集成电路。（三）按集成度高低分（三）按集成度高低分类类集成电路按集成度高低的不同可分为 SSI 小规模集成电路(Small Scale Integrated circuits)MSI 中规模集成电路(Medium Scale Integrated circuits)LSI 大规模集成电路(Large Scale Integrated circuits)VLSI 超大规模集成电路(Very Large Scale Integrated circuits)ULSI 特大规模集成电路(Ultra Large Scale Integrated circuits)GSI 巨大规模集成电路也被称作极大规模集成电路或超特大规模集成电路(Giga Scale Integration)。25（四）按（四）按导电类导电类型不同分型不同分类类 集成电路按导电类型可分为双极型集成电路和单极型集成电路,他们都是数字集成电路.双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有TTL、ECL、HTL、LST-TL、STTL等类型。单极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路有CMOS、NMOS、PMOS等类型。（五）按用途分（五）按用途分类类集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录像机用集成电路等。26（六）按（六）按应应用用领领域分域分集成电路按应用领域可分为标准通用集成电路和专用集成电路。(七七)按外形分按外形分 集成电路按外形可分为圆形(金属外壳晶体管封装型，一般适合用于大功率)、扁平型(稳定性好,体积小)和双列直插型。272.2.1 ASIC设计设计方法方法 按版按版图结图结构及制造方法分，有半定制构及制造方法分，有半定制(Semi-custom)(Semi-custom)和全和全定制定制(Full-custom)(Full-custom)两种两种实现实现方法。方法。全定制方法全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。半定制法半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计设计方法方法全定制法全定制法半定制法半定制法门阵门阵列法列法标标准准单单元法元法可可编编程程逻辑逻辑器件法器件法282.2.2 一般一般ASIC设计设计的流程的流程系系统规统规格格说说明明系系 统统 划划 分分逻辑设计逻辑设计与与综综合合综综合后仿真合后仿真芯芯 片片 测测 试试版版 图图 设设 计计版版 图图 验验 证证参数提取与后仿真参数提取与后仿真制版、流片制版、流片29 SOC:(System on a chip)30北京海北京海尔尔集成集成电电路路设计设计有限公司有限公司 31一、SOCSOC（System on Chip,System on Chip,片上系片上系统统）技）技术术1、SOC技术的开发与应用 SOC的工作开始于20世纪90年代,虽然对SOC至今尚无非常明确的定义，但一般认为，采用深亚微米（DSM）工艺技术，IP核的复用和软硬件协同设计是SOC的三大技术特征。ASIC设计设计的的热热点和点和趋势趋势322、SOC的产生和发展有三个方面的原因首先是微电子加工技术的发展，已经使得在单个芯片上制作电子系统所需要的几乎所有元件有了可能。其次，几十年来集成电路的设计能力的增长滞后于工艺技术的发展，在深亚微米（DSM）阶段变的更加突出，因而SOC设计技术应运而生。第三，电子系统发展的需要，利用SOC可以大大减少所使用的元件数量，提高产品性能，降低能耗，缩小体积，降低成本，或者说在相同的工艺技术条件下，可以实现更高的性能指标。33 按照1999年国际半导体技术发展指南(ITRS1999），目前组成SOC的模块单元可以包括微处理器核，嵌入式SRAM、DRAM和FLASH单元以及某些特定的逻辑单元。ITRS99认为，开发SOC的根本目标是提高性能和降低成本,另外，Soc开发的另一个重要的考虑是他的可编程特性（通过软件、fpga,flash或其他手段来实现）。342.3 常用常用EDA工具工具 本本节节主要介主要介绍绍当今广泛使用的以开当今广泛使用的以开发发FPGAFPGA和和CPLDCPLD为为主的主的EDAEDA工具，及部分关于工具，及部分关于ASICASIC设计设计的的EDAEDA工具。工具。EDA EDA工具大致可以分工具大致可以分为为如下如下5 5个模个模块块：设计输设计输入入编辑编辑器器仿真器仿真器HDL综综合器合器适配器适配器(或布局布或布局布线线器器)下下载载器器352.3.1 设计输设计输入入编辑编辑器器通常通常专业专业的的EDAEDA工具供工具供应应商或各可商或各可编编程程逻辑逻辑器件厂商都提供器件厂商都提供EDAEDA开开发发工具，在工具，在这这些些EDAEDA开开发发工具中都含有工具中都含有设计输设计输入入编辑编辑器，器，如如XilinxXilinx公司的公司的FoundationFoundation、ISEISE，AlteraAltera公司的公司的MAX+plusIIMAX+plusII、QUARTUSQUARTUS等。等。一般的一般的设计输设计输入入编辑编辑器都支持器都支持图图形形输输入和入和HDLHDL文本文本输输入。入。362.3.2 HDL综综合器合器 HDL HDL综综合器是一种用合器是一种用EDAEDA技技术实术实施施电电路路设计设计中完成中完成电电路化路化简简、算法算法优优化、硬件化、硬件结结构构细细化的化的计计算机算机软软件，是将硬件描述件，是将硬件描述语语言言转转化化为为硬件硬件电电路的重要工具。路的重要工具。HDLHDL综综合器的合器的输输出文件一般是网表文件，可以是：出文件一般是网表文件，可以是：用于用于电电路路设计设计数据交数据交换换和交流的工和交流的工业标业标准化格式的文件；准化格式的文件；直接用硬件描述直接用硬件描述语语言言HDLHDL表达的表达的标标准格式的网表文件；准格式的网表文件；对应对应FPGA/CPLDFPGA/CPLD器件厂商的网表文件。器件厂商的网表文件。37性能良好的性能良好的FPGA/CPLD设计设计的的HDL综综合器有如下三种：合器有如下三种：Synopsys公司的公司的FPGA Compiler、FPGA Express综合器。合器。Synplicity公司的公司的Synplify Pro综综合器。合器。Mentor子公司子公司Exemplar Logic的的LeonardoSpectrum综综合器。合器。综综合器的使用也有两种模式：合器的使用也有两种模式：图图形模式和命令行模式形模式和命令行模式(Shell模式模式)。382.3.3 仿真器仿真器 按按处处理的硬件描述理的硬件描述语语言言类类型分，型分，HDL仿真器可分仿真器可分为为：(1)VHDL仿真器。仿真器。(2)Verilog仿真器。仿真器。(3)Mixed HDL仿真器仿真器(混合混合HDL仿真器，同仿真器，同时处时处理理Verilog与与VHDL)。(4)其他其他HDL仿真器仿真器(针对针对其他其他HDL语语言的仿真言的仿真)。常用的仿真器有：常用的仿真器有：Model TechnologyModel Technology公司的公司的ModelsimModelsimCadenceCadence公司的公司的Verilog-XLVerilog-XL和和NC-SimNC-SimAldecAldec公司的公司的Active HDLActive HDLSynopsysSynopsys公司的公司的VCSVCS等。等。39 按按仿仿真真的的电电路路描描述述级级别别的的不不同同，HDL仿仿真真器器可可以以单单独独或或综综合完成以下各仿真步合完成以下各仿真步骤骤：(1)系系统级统级仿真。仿真。(2)行行为级为级仿真。仿真。(3)RTL级级仿真仿真(功能功能级级）。）。(4)门级时门级时序仿真。序仿真。402.3.4 2.3.4 适配器（布局布适配器（布局布线线器）器）完完成成目目标标系系统统在在器器件件上上的的布布局局布布线线，通通常常由由厂厂商商提提供供的的专门针对专门针对器件的器件的软软件来完成。件来完成。适配器最后适配器最后输输出的是厂商自定出的是厂商自定义义的下的下载载文件，包括：文件，包括：时时序仿真文件序仿真文件 适配技适配技术报术报告文件告文件 面向第三方面向第三方EDAEDA工具的工具的输输出文件出文件 编编程下程下载载文件文件412.3.5 2.3.5 下下载载器（器（编编程器）程器）将将设设计计下下载载到到对对应应器器件件，实实现现硬硬件件设设计计。一一般般由由厂厂商商提提供的供的专门针对专门针对器件的下器件的下载软载软件和下件和下载电缆线载电缆线完成。完成。42l具具有有知知识识产产权权的的IPIP模模块块的的使使用用是是现现代代数数字字系系统统设设计计最最有有效效方方法法之一。之一。lIPIP模模块块一一般般是是比比较较复复杂杂的的模模块块，如如数数字字滤滤波波器器、总总线线接接口口、DSPDSP、图图像像处处理理单单元等。元等。l这这类类模模块块设设计计工工作作量量大大，设设计计者者重重新新设设计计时时，往往往往需需要要在在设设计计、仿真、仿真、优优化，化，逻辑综逻辑综合、合、测试测试等方面化等方面化费费大量大量劳动劳动。l各各EDAEDA公司均公司均设设有有IPIP中心，在网上中心，在网上为设计为设计者提供服者提供服务务。l网网络络上上已已有有丰丰富富的的各各类类IPIP出出售售，使使设设计计者者之之间间资资源源共共享享，加加快快产产品品设计设计，降低，降低产产品品设计风险设计风险。l分分为为软软IPIP、固、固IPIP和和硬硬IPIP。2.4 IP2.4 IP核（核（Intellectual property 知识产权）43软软IPl以HDL代码形式存在。l设计周期短，设计投入少。l不涉及物理实现，为后续设计留有空间，增大了IP的灵活性和适应性。l需要设计人员深入理解HDL代码，并将其转换成掩膜布局以产生合理的物理层设计结果。l在一定程度上使后续工序无法适应整体设计，需要一定程度的软IP修正，在性能上不可能获得全面的优化。44固固IPl完成了综合的功能块。l有较大的设计深度，以网表文件的形式提交客户使用。l使用与固IP同一个IC生产线的单元库，IP应用成功的机率会更高。45硬硬IPl提供设计的最终阶段产品：掩膜。l设计深度高，灵活性小。l基于移植的设计复用方法使用硬IP。l芯片的复用是经过验证了的IP现有工作布局，是一种最省时最省力的复用方法。l需要布局移植工具解决新、旧工艺技术不同的问题。46IP的的实际实际内涵：内涵：必必须须是是为为了了易易于于重重用用而而按按嵌嵌入入式式应应用用专门设计专门设计的。的。必必须实现须实现IPIP模模块块的的优优化化设计设计。要符合要符合IPIP标标准。准。47IP核从技术层面上可分为软核、固核、硬核三种 从满足SOC的设计要求来说，它必须有四个特征：1.必须是符合设计再利用的要求按嵌入式专门设计的。2.必须是经多次优化设计，达到通常的“四最”（芯片面积最小，运算速度最快，功耗最小，工艺容差最大）的目标。3.必须是允许多家公司在支付一定费用后商业运用的，而不是本公司内部专用的。4.必须符合IP标准。1996年9月，世界35个著名公司组成一个国际性企业联合组织棗虚拟插座接口联盟VSIA。