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CSR 外靶径迹探测器的前端电子学升级许佳鹏1,2，王长鑫1，颜俊伟1，蒋洪灿1，孙志朋1，孔洁1,2，千奕1,2*，苏弘1,2(1.中国科学院近代物理研究所兰州730000；2.中国科学院大学核科学与技术学院北京石景山区100049)【摘要】多丝漂移室(MWDC)用于兰州重离子加速器冷却存储环上外靶实验终端的径迹测量，其前端电子学中放大芯片采用 SFE16 芯片，目前前端电子学单板通道数较少，且慢控配置模块老旧，无法兼容新设备，配置效率较低。该文对前端板(FEE)进行升级，单板实现 32 通道；并设计一种基于现场可编程门阵列(FPGA)的配置板，通过上位机 USB 接口实现对多块 SFE16 芯片的快速高效配置。电子学测试实验结果表明，升级后的前端电子学在增加通道数的基础上保证了原有性能，并实现单次对 248 片 SFE16 芯片的配置，使用简单，配置效率高，实用性好。关键词现场可编程门阵列；上位机；多丝漂移室；SFE16；径迹测量中图分类号TL824文献标志码Adoi:10.12178/1001-0548.2022306UpgradeofFront-EndElectronicsforCSRExternalTargetTrackDetectorXUJiapeng1,2,WANGChangxin1,YANJunwei1,JIANGHongcan1,SUNZhipeng1,KONGJie1,2,QIANYi1,2*,andSUHong1,2(1.InstituteofModernPhysicsChineseAcademyofSciencesLanzhou730000;2.SchoolofNuclearScienceandTechnology,UniversityofChineseAcademyofSciencesShijingshanBeijing100049)Abstract The multi wire drift chamber(MWDC)is used for track measurement of the external targetexperimentalterminalatheavyionresearchfacilityinLanzhou-Coolerstoragering.Theamplificationchipinthefront-endelectronics(FEE)adoptsSFE16chip.Atpresent,thenumberofsingleboardchannelsinthefront-endelectronicsisfew;Inaddition,theslowcontrolconfigurationmoduleisobsoleteandcannotbecompatiblewithnewdevices,resultinginlowconfigurationefficiency.Therefore,theFEEisupgradedinthispaper,andthesingleboardrealizes32channels;andaconfigurationboardbasedonfieldprogrammablegatearray(FPGA)isdesignedtorealizefastandefficientconfigurationofmultipleSFE16chipsthroughUSBinterfaceofhostcomputer.TheelectronicstestresultsshowthattheupgradedFEEguaranteestheoriginalperformanceonthebasisofincreasingthenumberofchannels,andrealizestheconfigurationof248SFE16chipsatatime.Itissimpletouse,efficienttoconfigure,andpractical.KeywordsFPGA;hostcomputer;MWDC;SFE16;trackmeasurement兰州重离子加速器冷却存储环是我国核科学领域的重大科学装置，其第二条放射性束流线上的实验终端用于开展重离子物理与交叉学科研究。外靶实验终端由一套谱仪组成，包含众多探测器，其中多丝漂移室(multiwiredriftchamber,MWDC)探测器用于径迹测量，结合 TOF 墙可以实现粒子鉴别与径迹重建1。MWDC 探测器的读出电子学选用 TOT 方案来实现2，其中放大甄别芯片选用 SFE16，该芯片是CERN 为 COMPASS 实验装置上的探测器设计的高集成度基于 TOT 技术的 ASIC 芯片3，用于气体探测器探测 X 射线或带电粒子，并获得高精度的电荷测量、能量分辨和时间分辨。SFE16 芯片集成了电荷灵敏前放与滤波成形、甄别和伪差分驱动输出收稿日期：20220613；修回日期：20230306基金项目：国家自然科学基金(11927901)作者简介：许佳鹏(1993)，男，博士生，主要从事核电子学及数据获取方面的研究.*通信作者：千奕，E-mail：第52卷第4期电子科技大学学报Vol.52No.42023 年 7 月JournalofUniversityofElectronicScienceandTechnologyofChinaJul.2023等模块，并可配置多种增益与阈值模式，能满足多种实验测量的需求。利用该系统已经完成了多个物理实验，并取得了相应的物理成果4-5。为进一步提高前端读出电子学的集成度和密度，并解决由于设备升级，而原有的电子学慢控配置模块老旧，无法兼容新设备，且配置效率较低这一紧迫的问题。本文对前端板进行升级，增加单板上 SFE16 芯片的数量，扩展单板通道数至 32 通道；并设计基于现场可编程门阵列(fieldprogrammablegatearray,FPGA)的慢控配置模块，实现对 SFE16芯片高效配置。1系统方案设计与实现1.1系统需求外靶实验终端的径迹探测器具有较大的有效面积(0.41m2)，检测效率高(95%)，空间分辨率好(230m)，具有三维多粒子跟踪的能力，通道数目达到 1440 路5，这对电子读出系统提出了高集成度、低功耗、小体积的要求。TOT 电路结构简单，减少了模拟电路，在集成度、功耗、成本方面有很大优势。且 TOT 电路有快速的时间响应，信号前沿很快，而输出脉冲的前沿代表了时间信息。输出脉冲宽度与输入信号幅度存在一定的函数关系，通过测量输出脉冲宽度就可以得到输入信号的幅度。TOT 电路的原理如图 1 所示，将放大成形后的信号送到一个阈值固定的甄别器就得到输出脉冲。电路的输出脉冲信号用 TDC 进行数字化。由于不同幅度带来的脉冲宽度不同，从而实现能量信息的测量。考虑到欧洲核子中心研制的数据驱动型时间数字芯片 HPTDC6具有低功耗、高精度、高集成度的特点。采用 HPTDC 进行 TOT 信号数字化处理，来提高可靠性和集成度。输入信号阈值电平甄别器输出 TOT 信号0VthtwtVthVpVi图1TOT 原理图前端电子学系统主要由前端板、配置板、时间数字变换插件和上位机构成。如图 2 所示，前端板负责接收来自 MWDC 探测器输出的微弱电荷信号，并完成对电荷信号的积分、整形、甄别和伪差分输出。配置板对 SFE16 芯片的寄存器进行配置，使前端板上 SFE16 芯片工作在期望的工作状态。基于 HPTDC 的时间数字变换插件实现对前端板输出的 TOT 信号的处理，得到能量和时间信息。上位机通过 USB 总线与配置板进行交互，完成指令的下发与数据上传处理。前端板电荷信号数据回读时钟、参数配置时钟、参数配置配置连接器连接器 1晶振50 MFPGA滤波网络配置版上位机电源USB2.0连接器 2数据回读数据回读指令下发连接器 3排线连接器 4输入连接器输出连接器输入连接器输出连接器#1#2SFE16OUTPOUTN#1#2HPTDC时间数字变换插件FPGATrigger图2前端电子学系统第 4 期许佳鹏，等：CSR 外靶径迹探测器的前端电子学升级5631.2前端板设计前端板主要包括 2 片 SFE16 芯片、过压保护电路、电源模块、适配网络、地址配置、去耦滤波网络、接口总线驱动电路和一些测试点，其结构框图如图 3 所示。过压保护电路的芯片采用BAV99S，用来防止因探测器打火而产生的大信号对前端处理电路造成破坏。电源模块由 LDO 及其外围配置电路组成，可提供前端板上各电路模块所需的低噪声供电电压和参考电压。地址模块通过拨码开关的方式控制电平，可以实现对芯片硬件地址的绑定。去耦滤波网络由采用大容值与小容值搭配的方式组成，靠近管脚放置实现对电源纹波抑制以及芯片各管脚的滤波，降低噪声干扰，提高信噪比。0.1 F0.1 F0.1 F0.1 F+5 V+5 V5 V始端匹配电阻2.5 VLDO电源模块+2.5 V5 VLDO去耦滤波+2.5 VBAV99S1 M220 pF+2.5 V3 7 2 13 7 2 13 7拨码开关阵列2 13 7 2 1INOUT配置总线驱动电路SFE16模拟信号输入接口差分输出接口#1#2过压保护2.5 V图3前端(front-endelectronics,FEE)板结构框图TEST_IN Ctest=250 fF电荷灵敏前放极零相消一级滤波二级滤波滤波器选择主放大器阈值甄别器输出驱动Cf=500 fFMUX2:1基线+OUTPOUTNIN图4SFE16 结构框图SFE16 芯片有 16 个输入通道，其单通道结构如图 4 所示。SFE16 输入采用交流耦合，输出伪LVDS 信号，通过外部的上拉电阻得到一个能被LVDS 接收器接收的差分信号。SFE16 芯片的配置通过 4 线串行接口，芯片具有 3 个测试管脚，可用示波器监视测试管脚的输出信号来确认芯片的配置状态是否正确。SFE16 的工作流程如下。输入的电荷信号在电荷灵敏前放电路中进行积分后进入极零相消电路，将缓慢后沿带来的基线堆积和基线漂移进行消除。后面的两级滤波成形电路将前放信号转化为准高斯信号，再经过主放大器饱和放大后进入甄别器中进行甄别，甄别器的阈值通过一个片内 8bit 的 DAC来实现，甄别后的 TOT 信号进入输出驱动电路后以伪 LVDS 的形式输出。1.3配置板设计配置板主要包括 FPGA 芯片、电源模块、时钟模块、USB 通信模块、复位电路、配置接口和测试点，其结构如图 5 所示。564电子科技大学学报第52卷状态显示灯USB2.0机械按键(EP3C16F484C8)滤波网络硬件复位电路晶振(50 MHz)LDO(1.2 V)时钟驱动芯片通道 1通道 2通道 3通道 4数据EPCS4NASJTAG时钟数据时钟数据时钟数据时钟数据LDO(3.3 V)电源LDO(2.5 V)数据指令图5配置板结构框图FPGA 芯片选用 ALTERA 公司的高性价比器件 CYCLONE37。该器件成本低廉、资源丰富，是实现少量逻辑功能的理想器件。电源模块由多个线性稳压器及其外围电路组成，可提供配置板上各电路模块所需的低噪声供电电压和参考电压，其中FPGA 内核电压使用LT3021_1.28这款LDO 来提供，IOBANK 的供电采用 TPS796259与 LT1764AEQ10这两款 LDO；时钟模块由片外 50MHz 有源晶振产生，通过 33 阻抗匹配后注入 FPGA 时钟管脚处。通信模块基于 USB2.0 协议，通过 USB 桥接芯片(CY7C80613A11)来实现与上位机通信。复位电路采用 ADM70612这款监控电路芯片，实现低抖动的复位信号输出。FPGA 配置采用 AS 与 JTAG两种模式实现，其中 AS 模式所用的 EEROM 芯片采用 EPCS4N13进行代码固化实现上电配置逻辑。配置板与 FEE 板的连接通过排线实现，由于FPGA 的 IO 端口驱动能力较小，无法驱动多片SFE16 芯片，所以增加驱动芯片(SN74LVC24414)来增大驱动电流，该芯片具有使能端，低电平有效，从而可以实现对通道信号传输通断的控制，实现对多片 SFE16 芯片的配置。1.4控制与数据处理单元设计控制与数据处理单元基于 QuartusII 平台开发，主要分为两个单元：指令控制单元和数据上传单元，如图 6 所示。其中指令控制单元包含 3 个子模块：解码模块、配置模块和串行总线驱动，数据上传单元包括校验模块、USB 通信模块。624串行总线驱动串行总线驱动数据上传单元Cyclone 3时钟路径控制流路径数据流路径校验模块FIFO2USB2.0上位机系统控制配置模块 解码模块100MHz锁相环50 MHz晶振控制单元FIFO11 MHzSFE16SFE1662图6控制与数据处理单元设计结构框图上位机下发的寄存器配置数据通过 USB 通信模块到达配置板后，设计读写两个 FIFO，实现指令与数据的下发与上传时的跨时钟处理。解码模块用于将 USB 下发存到 FIFO 中的数据或指令进行解析，根据下发数据中的标志位，实现指令判选与数据的分发。分发后的配置寄存器数据进入串行总线收发模块，与 SFE16 芯片进行通信，实现芯片的配置，主要包括配置数据的分发、物理地址的轮询、数据组包与上传等功能，将 SFE16 芯片的反馈数据回第 4 期许佳鹏，等：CSR 外靶径迹探测器的前端电子学升级565读到 FPGA 中等待校验模块处理。校验模块用于完成回读数据与下发数据的一致性校验，根据校验结果从而产生不同的标志位，实现指令下发的准确性校验，将回读数据与下发数据在下一次下发前进行比较，根据结果添加不同的标志位，并将标志位加到回传数据包中，此时回传数据包里包括标志位、通道数和芯片的编码 ID，通过 USB 接口回传到上位机，上位机根据标志位在线进行解析。1.5上位机软件设计上位机软件基于 LabWindowsCVI 这款虚拟仪器软件开发，具有友好的 UI 设计窗口，在航天、国防、物理探测等诸多方面都有很广的用途15。本次设计的上位机系统主要包括 USB 通信模块、数据采集模块、实时显示模块和指令下发模块，上位机系统工作流程如图 7 所示。开始连接设备复位&清空 FIFO设置(SFE16 的寄存器值)配置下发/数据回读数据缓存/遍历芯片 ID 提取配置结果校验计数不变计数+1遍历完成结束打印配置成功的 SFE16 的 ID/打印统计数值0101图7上位机软件的流程图上位机接收到通过 USB 上传回来的数据后，先进行缓存，然后在缓存区内按照设定的格式遍历所有数据，通过提取对应标志位的值，从而实现对 SFE16 芯片 ID(地址 ID+通道 ID)、芯片配置状态统计的监测。最后将配置成功的芯片 ID 进行输出，并打印统计值在桌面上。2测试与验证2.1功能验证通过上位机配置主放放大增益为 20 倍、极零相消测试点正常输出，配置完成后在前端挑选对应的测试点，通过示波器测量发现输出波形的信息与配置指令相符合，表示芯片配置成功。2.2实验室测试实验室测试框图如图 8 所示。测试使用的信号源为 Tektronix 公司的 AFG3252C16，AFG3252C通过编辑使其输出前沿 20ns、后沿 1ms 的指数衰减信号，经过电荷注入板转化为电荷信号后送入FEE 板信号注入端。SFE16 芯片参数设置为：两级滤波成形后的信号的达峰时间是 60ns，主放放大倍数是 20，DAC 输出阈值为 7.9fC，输入电荷量范围为 14400fC，过阈时间(TOT)与输入电荷量的关系如图 9 所示，可以看到 TOT 随着电荷量的增加而增大，但增加速率逐渐变慢，在电荷量大于 100fC 时，输出的 TOT 与输入电荷量近似线性相关。输出的 TOT 的 RMS 值与输入电荷量的关系如图10 所示，在14400fC 的范围内，TOT 的RMS值优于 1.14ns。单板通道间一致性结果如表 1、表 2所示，芯片内一致性优于芯片间。前端板单通道功耗为 53mW。信号发生器(TektronixAFG3252)电荷注入板1pF50 IN0SFE16OUT0_NHPTDC时间-数字变换模块OUT0_PFEE图8实验室测试框图050100TOT/ns15020050100150200Injected charge/fC250300350400图9TOT 与输入电荷量的关系00.20.60.4RMS of TOT/ns0.81.01.250100150200Injected charge/fC250300350400图10TOT 的 RMS 值与输入电荷量的关系566电子科技大学学报第52卷表 1同一片 SFE16 的一致性测试结果注入电荷量/fC最大TOT误差/ns1002.24001.0表 2不同片 SFE16 的一致性测试结果注入电荷量/fC最大TOT误差/ns1003.04001.33结束语本文设计并实现了 CSR 外靶终端上 MWDC 前端读出电子学的升级，提高了前端电子学系统的集成度，并且实现了基于 FPGA 的配置板设计，能够完成新设备多片 SFE16 芯片级联时的快速正确配置。利用构建的实验室测试系统对其性能进行了测试，结果表明升级后的电子学系统工作稳定，性能良好，满足工程需求。下一步将继续完成和探测器的联试并进行物理实验。参考文献1夏佳文,詹文龙,魏宝文,等.兰州重离子加速器研究装置 HIRFLJ.科学通报,2016,61(Z1):467-477.XIA J W,ZHAN W L,WEI B W,et al.Heavy ionsresearchfacilityinLanzhou(HIRFL)J.ChineseScienceBulletin,2016,61(Z1):467-477.2周家稳.CSR 外靶实验读出电子学预研系统研究设计D.合肥:中国科学技术大学,2012.ZHOUJW.Theresearchanddesignonthepre-researchreadoutelectronicssystemoftheexternaltargetexperimentinCSRD.Hefei:UniversityofScienceandTechnologyofChina,2012.3DELAGNESE,ABBONP.SFE16,alownoisefront-endintegrated circuit dedicated to the read-out of largemicromegas detectorsJ.IEEE Transactions on NuclearScience,2000,47(4):1447-1453.4王世陶,胡强,孙亚洲,等.CSR 能区的高重子密度核物质研究进展J.中国科学:物理学力学天文学,2019,49(10):68-83.WANGST,HUQ,SUNYZ,etal.ProgressofstudyonthepropertiesofnuclearmatterwithhighbaryondensityatCSRenergyregionJ.ScienceChinaPhysics,Mechanics&Astronomy,2019,49(10):68-83.5SUNYZ,SUNZY,WANGST,etal.Thedriftchamberarray at the external target facility in HIRFL-CSRJ.Nuclear Instruments and Methods in Physics ResearchSectionA,2018,894:72-80.6CHRISTIANSEN J.HPTDC user manual(ver.2.2)EB/OL.2022-06-10.https:/cds.cern.ch/record/1067476/files/cer-002723234.pdf.7ALTERACorporation.CycloneIIIdevicedatasheetEB/OL.2022-06-10.https:/ Corporation.LT1764 datasheetEB/OL.2022-06-15.https:/ Corporation.CY7C80613A-7 datasheetEB/OL.2022-06-19.https:/ Corporation.EPCS4SI8N datasheetEB/OL.2022-07-17.https:/ Corporation.SN74LVC244-7 datasheetEB/OL.2022-07-10.https:/ Corporation.Labwindows-CVI datasheetEB/OL.2022-04-10.https:/ 4 期许佳鹏，等：CSR 外靶径迹探测器的前端电子学升级567