quartus软件及modelsim仿真实验报告.docx

Verilog实验报告实验一 Quartus及Modelsim软件的基本使用一、 实验目的熟悉Quartus和Modelsim软件的基本使用方法和步骤，熟悉基本的Verilog语法，学会用Verilog语言编写简单的程序。二、 实验要求熟练掌握Quartus和Modelsim软件工程建立、添加文件、编译运行和仿真的方法，学会写程序文件和测试文件。三、 实验仪器和设备1、 硬件：计算机2、 软件：Quartus、Modelsim、（UE）四、 实验内容1、 运行Quartus软件建立工程并添加程序.v文件，编译运行，查看电路图。2、 运行Modelsim软件建立工程并添加测试.v文件，进行仿真，查看波形图。五、 实验方法和步骤（一）Quartus软件的使用1、 启动Quartus软件：双击桌面的Quartus快捷图标，进入如图1所示的界面。图1-1 启动界面2、 建立工程：选择菜单栏的【File】【New Project Wizard】命令，弹出图2所示新建工程向导。图1-2 新建工程向导单击【Next】跳转至下一页。为方便工程管理，在新建工程之前，先新建一个文件夹，把工程保存在新建的文件下，并对工程进行命名。如图3所示。图1-3 命名和存放单击【Next】跳转至下一页。添加事先写好的.v文件。如图4所示。图1-4 添加文件（此处也可不添加，直接在建立好的工程中，选择【File】【New】命令，新建一个Verilog HDL File,如图5所示。图1-5 新建.v文件）单击【Next】跳转至下一页。选择FPGA型号，如图6所示。因为本次实验不在硬件上实现，因此此步跳过。直接单击【Next】跳转至下一页。图1-6 选择FPGA型号直到出现【Summary】界面，单击【Finish】。如图7所示。图1-7 结束3、 编写程序：由按键控制led灯的亮灭。如图8。图1-8 编写程序4、 编译程序：在【Task】栏中找到如图所示，编译程序。如图9所示。图1-9 编译程序编译成功如图10所示。图1-10 编译成功5、 查看电路图：在【Netlist Viewers】文件夹下的【RTL Viewer】中查看程序对应电路图。如图11所示。图1-11 电路图（二）Modelsim软件的使用1、启动Modelsim软件：双击桌面的Modelsim快捷图标，进入如图12所示的界面。图1-12 启动界面2、建立工程：选择菜单栏的【File】【New】【Project】命令，弹出图所示新建工程向导。如图13所示。图1-13 新建工程在弹出窗口中选择【Add Exiting File】,添加事先写好的测试文件和程序文件，如图14所示。图1-14 添加文件3、 编译运行：在空白处右键，在弹出窗口中选择【Compile】【Compile All】,编译成功后如图15所示。图1-15 编译成功4、 进行仿真：选择【Library】标签，单击【work】前的【+】，在选中的测试文件中单击右键，在弹出菜单中选择【Simulate】,如图16所示。图1-16 开始仿真稍等后在如图17所示界面中选择【_inst】文件，右键选择【Add Wave】。图1-17 添加波形单击菜单栏中的图标开始绘制波形图。仿真结果如图18所示：图1-18 仿真结果六、 实验参考程序1、 程序文件module ex1(input wire clk,/定义输入输出input wire rst_n,output reg led);always(posedge clk)/设置时钟沿检测if(rst_n=0)/按键按下则led熄灭led=0;elseled=1;endmodule2、 测试文件timescale1ns/1ns/定义时间单位，/后面是时间精度module tb_ex1(); /测试模块名定义tbreg clk;regrst_n;initial/初始化beginclk=1;rst_n=0;#200/延时200nsrst_n=1;/结束复位endalways#5clk=clk;/延时5ns后取反，得到clk周期ex1ex1_inst(/实例化（相当于函数调用）.clk(clk),/关联程序文件和测试文件的端口.rst_n(rst_n),/前面用.连接.led(led);endmodule七、 实验小结1、 做实验要养成良好的习惯，每次做实验时，都要建立一个新的文件夹存放实验所需的程序文件，为仿真时添加文件做准备，也方便以后的查找和使用。2、 写程序前要想清楚电路实现原理，根据所学数电知识对各个元器件进行控制。3、 写程序时注意排版美观整洁，同时注意添加注释。4、注意程序中模块名要和文件名一致，否则程序报错，无法编译通过。实验二 时钟分频和流水灯八、 实验目的学会对时钟进行分频，任意定义一段时间。同时写一个简单的流水灯程序。九、 实验要求能够掌握分频原理，并能进行任意时间的分频。运用分频，写一个流水灯程序，并用Modelsim软件进行仿真，查看波形图。十、 实验仪器和设备3、 硬件：计算机4、 软件：Quartus、Modelsim、（UE）十一、 实验内容5、 编写时钟分频程序和测试程序，并进行仿真。查看波形图。6、 编写流水灯程序和测试程序，并进行仿真。查看波形图。十二、 实验方法和步骤（一）时钟分频6、 编写分频程序。7、 编写测试程序。8、 进行仿真，波形如图1所示。图2-1 分频仿真结果（一） 流水灯1、编写分频程序。7、 编写测试程序。3、进行仿真，波形如图2所示。图2-2 流水灯仿真结果十三、 实验参考程序（一） 时钟分频1、程序文件module div_clk(/模块名与文件名一致。定义端口列表，inputwireclk,/输入线型inputwirerst_n,output regclk_4/输出定义为寄存器型);reg3:0cnt;/中括号定义位宽，定义中间变量cntalways(posedge clk)if(rst_n=0)cnt=0;/复位为0，计数器也为0else if(cnt=3)/当计数器=3时清零（可用else if）cnt=0;elsecnt=cnt+1;/计数器自加1always(posedge clk)if(rst_n=0)clk_4=0;/复位为0.clk_4为0else if(cnt=1)clk_4=1;/当计数器为1时，时钟跳变为1else if(cnt=3)clk_4=0;/当计数器为3时，时钟跳变为0endmodule2、测试文件timescale1ns/1nsmodule tb_div_clk();regclk;regrst_n;wire clk_4;initialbeginclk=0;rst_n=0;#100rst_n=1;endalways#5clk=clk;div_clk div_clk_inst(.clk(clk),.rst_n(rst_n),.clk_4(clk_4);endmodule（二） 流水灯1、 程序文件module LSD(/模块名与文件名一致。定义端口列表，inputwireclk,/输入线型inputwirerst_n,outputreg3:0led);reg5:0cnt;/中括号定义位宽，定义中间变量cntregclk_4;always(posedge clk)if(rst_n=0)cnt=0;/复位为0，计数器也为0else if(cnt=49)/当计数器=3时清零（可用else if）cnt=0;elsecnt=cnt+1;/计数器自加1always(posedge clk or negedge clk)/异步复位if(rst_n=0)clk_4=0;/复位为0.clk_4为0else if(cnt=24)clk_4=1;/当计数器为1时，时钟跳变为1else if(cnt=49)clk_4=0;/当计数器为3时，时钟跳变为0elseclk_4=clk_4;always(posedge clk_4 or negedge clk_4)if(rst_n=0)led=4b0001;elseled=led2:0,led3;/位拼接endmodule2、 测试文件timescale1ns/1nsmodule LSD();regclk;regrst_n;regcnt;wire led;initialbeginclk=0;rst_n=0;#100rst_n=1;endalways#5clk=clk;LSD LSD_inst(.clk(clk),.rst_n(rst_n),.led(led);endmodule十四、 实验小结1、 位拼接的用法：a=4b1010b=3b101c=4b0101d=5b10001用位拼接d=b2:1,c1,a2:1流水灯4b00014b00104b01004b1000相当于把低三位左移，并最高位放在最低位用位拼接可写为：led=led2:0, led3; 低三位 最高位2、 仿真时，可以选择不同的进制。在想要更改的地方右键，选择【Radix】，其中【Binary】为二进制。如图3所示。图2-3 更改进制