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单片机简介-通信电子专业中英文翻译(外文翻译)【完整版】(文档可以直接使用，也可根据实际需要修订后使用,可编辑放心下载）附录A 译文单片机简介描述AT89C51是一个低电压，高性能CMOS8位单片机带有4K字节的可反复擦写的程序存储器PENROM。和128字节的存取数据存储器RAM，这种器件采用ATMEL公司的高密度、不容易丧失存储技术生产，并且能够与MCS-51系列的单片机兼容。片内含有8位中央处理器和闪烁存储单元，有较强的功能的AT89C51单片机能够被应用到控制领域中。功能特性AT89C51提供以下的功能标准：4K字节闪烁存储器，128字节随机存取数据存储器，32个I/O口，2个16位定时/计数器，1个5向量两级中断结构，1个串行通信口，片内震荡器和时钟电路。另外，AT89C51还可以进行0HZ的静态逻辑操作，并支持两种软件的节电模式。闲散方式停止中央处理器的工作，能够允许随机存取数据存储器、定时/计数器、串行通信口及中断系统继续工作。掉电方式保存随机存取数据存储器中的内容，但震荡器停止工作并禁止其它所有部件的工作直到下一个复位。引脚描述VCC：电源电压GND：接地P0口：P0口是一组8位漏极开路双向I/O口，即地址/数据总线复用口。作为输出口时，每一个管脚都能够驱动8个TTL电路。当“1被写入P0口时，每个管脚都能够作为高阻抗输入端。P0口还能够在访问外部数据存储器或程序存储器时，转换地址和数据总线复用，并在这时激活内部的上拉电阻。P0口在闪烁编程时，P0口接收指令，在程序校验时，输出指令，需要接电阻。P1口：P1口一个带内部上拉电阻的8位双向I/O口，P1的输出缓冲级可驱动4个TTL电路。对端口写“1，通过内部的电阻把端口拉到高电平，此时可作为输入口。因为内部有电阻，某个引脚被外部信号拉低时输出一个电流。闪烁编程时和程序校验时，P1口接收低8位地址。P2口：P2口是一个内部带有上拉电阻的8位双向I/O口，P2的输出缓冲级可驱动4个TTL电路。对端口写“1，通过内部的电阻把端口拉到高电平，此时，可作为输入口。因为内部有电阻，某个引脚被外部信号拉低时会输出一个电流。在访问外部程序存储器或16位地址的外部数据存储器时，P2口送出高8位地址数据。在访问8位地址的外部数据存储器时，P2口线上的内容在整个运行期间不变。闪烁编程或校验时，P2口接收高位地址和其它控制信号。P3口：P3口是一组带有内部电阻的8位双向I/O口，P3口输出缓冲故可驱动4个TTL电路。对P3口写如“1时，它们被内部电阻拉到高电平并可作为输入端时，被外部拉低的P3口将用电阻输出电流。P3口除了作为一般的I/O口外，更重要的用途是它的第二功能，如下表所示：P3口还接收一些用于闪烁存储器编程和程序校验的控制信号。RST：复位输入。当震荡器工作时，RET引脚出现两个机器周期以上的高电平将使单片机复位。ALE：当访问外部程序存储器或数据存储器时，ALE输出脉冲用于锁存地址的低8位字节。即使不访问外部存储器，ALE以时钟震荡频率的1/16输出固定的正脉冲信号，因此它可对输出时钟或用于定时目的。要注意的是：每当访问外部数据存储器时将跳过一个ALE脉冲时，闪烁存储器编程时，这个引脚还用于输入编程脉冲。如果必要，可对特殊存放器区中的8EH单元的D0位置禁止ALE操作。这个位置后只一条MOVX和MOVC指令ALE才会被应用。此外，这个引脚会微弱拉高，单片机执行外部程序时，应设置ALE无效。PSEN：程序储存允许输出是外部程序存储器的读选通信号，当AT89C51由外部程序存储器读取指令时，每个机器周期两次PSEN 有效，即输出两个脉冲。在此期间，当访问外部数据存储器时，这两次有效的PSEN 信号不出现。EA/VPP：外部访问允许。欲使中央处理器仅访问外部程序存储器，EA端必须保持低电平。需要注意的是：如果加密位LBI被编程，复位时内部会锁存EA端状态。如EA端为高电平，CPU那么执行内部程序存储器中的指令。闪烁存储器编程时，该引脚加上+12V的编程允许电压VPP，当然这必须是该器件是使用12V编程电压VPP。XTAL1：震荡器反相放大器及内部时钟发生器的输入端。XTAL2：震荡器反相放大器的输出端。时钟震荡器AT89C51中有一个用于构成内部震荡器的高增益反相放大器，引脚XTAL1和XTAL2分别是该放大器的输入端和输出端。这个放大器与作为反应元件的片外石英晶体或陶瓷谐振器一起构成自然震荡器。 外接石英晶体及电容C1，C2接在放大器的反应回路中构成并联震荡电路。对外接电容C1，C2虽然没有十分严格的要求，但电容容量的大小会轻微影响震荡频率的上下、震荡器工作的稳定性、起振的难易程序及温度稳定性。如果使用石英晶体，我们推荐电容使用30PF10PF，而如果使用陶瓷振荡器建议选择40PF10PF。用户也可以采用外部时钟。采用外部时钟的电路如图示。这种情况下，外部时钟脉冲接到XTAL1端，即内部时钟发生器的输入端，XTAL2那么悬空。由于外部时钟信号是通过一个2分频触发器后作为内部时钟信号的，所以对外部时钟信号的占空比没有特殊要求，但最小高电平持续时间和最大的低电平持续时间应符合产品技术条件的要求。内部振荡电路 外部振荡电路闲散节电模式AT89C51有两种可用软件编程的省电模式，它们是闲散模式和掉电工作模式。这两种方式是控制专用存放器PCON中的PD和IDL位来实现的。PD是掉电模式，当PD=1时，激活掉电工作模式，单片机进入掉电工作状态。IDL是闲散等待方式，当IDL=1，激活闲散工作状态，单片机进入睡眠状态。如需要同时进入两种工作模式，即PD和IDL同时为1，那么先激活掉电模式。在闲散工作模式状态，中央处理器CPU保持睡眠状态，而所有片内的外设仍保持激活状态，这种方式由软件产生。此时，片内随机存取数据存储器和所有特殊功能存放器的内容保持不变。闲散模式可由任何允许的中断请求或硬件复位终止。终止闲散工作模式的方法有两种，一是任何一条被允许中断的事件被激活，IDL被硬件去除，即刻终止闲散工作模式。程序会首先影响中断，进入中断效劳程序，执行完中断效劳程序，并紧随RETI指令后，下一条要执行的指令就是使单片机进入闲散工作模式，那条指令后面的一条指令。二是通过硬件复位也可将闲散工作模式终止。需要注意的是：当由硬件复位来终止闲散工作模式时，中央处理器CPU通常是从激活空闲模式那条指令的下一条开始继续执行程序的，要完成内部复位操作，硬件复位脉冲要保持两个机器周期有效，在这种情况下，内部禁止中央处理器CPU访问片内RAM，而允许访问其他端口，为了防止可能对端口产生的意外写入：激活闲散模式的那条指令后面的一条指令不应是一条对端口或外部存储器的写入指令。掉电模式在掉电模式下，振荡器停止工作，进入掉电模式的指令是最后一条被执行的指令，片内RAM和特殊功能存放器的内容在中指掉电模式前被冻结。退出掉电模式的唯一方法是硬件复位，复位后将从新定义全部特殊功能存放器但不改变RAM中的内容，在VCC恢复到正常工作电平前，复位应无效切必须保持一定时间以使振荡器从新启动并稳定工作。闲散和掉电模式外部引脚状态。程序存储器的加密AT89C51可使用对芯片上的三个加密位LB1，LB2，LB3进行编程P或不编程U得到如下表所示的功能：当LB1被编程时，在复位期间，EA端的电平被锁存，如果单片机上电后一直没有复位，锁存起来的初始值是一个不确定数，这个不确定数会一直保存到真正复位位置。为了使单片机正常工作，被锁存的EA电平与这个引脚当前辑电平一致。机密位只能通过整片擦除的方法去除。8051单片机是一个行业标准架构，被广泛接受和应用，并作为一种开发工具。有许多工业供给商，他们供给这种控制器或把这种控制器集成到某种类型的系统芯片的结构。医学研究理事会和高级微电子研究所都选择这个设备，但他们论证的是两种截然不同固化工艺。医学研究理事会的实例是使用时间锁存，需要具体时间以确保单粒子效应减少到最低限度。高级微电子研究所采用超低功耗，以及布局和建筑固化工艺的设计原那么来实现其结果。这些是与Aeroflex联合技术微电子中心 UTMC 完全不同的方法 ，抗辐射固化的8051的工业供给商，利用抗辐射固化进程研制自己的8051单片机。一台设备广泛涉及的技术使得8051成为技术评价的理想载体这项工作的目标是从高级微电子研究所得到CMOS超低功耗辐射容错进程的技术评价 3 。其他两个过程-英特尔的8051商业设备标准和采用国家最先进的加工从达拉斯半导体版本是这个进程的根底，。商业研究一 一比拟了他们的本钱效益，性能和可靠性。技术性能的评价是为测试微控制器开发硬件和软件。完备进程中目的是优化测试过程以尽可能获得完整的评价。这包括利用现有的硬件和在微控制器上运行的软件对所有子处理器进行评价。这个进程还会使我们较完整地理解如何测试复杂的结构，如微控制器，以及将来如何更有效地测试这些结构。这一试验的评价使用了三款器件。首先是美国航天局的设备，这是进行评估主要设备。其他两个设备是两种版本的商业8051 ，分别由英特尔公司和美国达拉斯半导体制造。英特尔的设备是无存储器型，这是经典的8052 MCS - 51单片机电路版。他们工作环境是额定电压+5伏，温度范围在0至70 C，时钟频率为3.5兆赫至24兆赫。他们由英特尔P629.0 CHMOS III-E进程制造的。达拉斯半导体器件都很相似因为他们都是ROMless 8052单片机，但他们加强方式不同。他们的额定电压从4.25至5.5,温度在0到70 C,时钟频率高达25兆赫。第二次全内置串口，增设七个中断，一个看门狗定时器，一个掉电复位，双数据指针和变速外设访问。此外，重新设计技术核心，最终使该机器周期缩短，从而得到有效的处理能力，这大约是2.5倍快比标准的8052器件。不同于器件工作所固有的功能，这些功能没有被利用是为了达拉斯和英特尔的测试代码最大限度地相似。CMOS设备是MSC - 51系列的一个版本，与超低功耗ULP进程代工许可的C8051 HDL核心兼容。C8051设备在电源电压为500毫伏运行，高压局部包括一个片上输入/输出信号电平转换接口。超低功耗辐射容错技术C8051设备需要两个单独的电源电压；500毫伏和理想的接口电压。C8051是ROMless与MSC - 51系列指令系统兼容的。8051被测设备DUT作为实用电脑组成局部进行了测试。除了被测设备本身，在被测设备计算机其他组成局部从立即地区辐射光束被删除。一个独特的硬连线标识符字节所带有的小卡每种被测设备封装类型有一个控制被测设备，晶体，并旁路电容器和电压电平转换为被测设备 。这种“被测设备板是由短60导体带状电缆连接到“主板。各主板的所有其他组件需要被测设备计算机完成，包括在一些设计名义上是没有必要的组件如外部内存，外部ROM和地址锁存器 。被测设备计算机和测试控制计算机是由串行电缆连接，而两者之间的通信由控制器即运行定制的串行接口软件建立。这个控制器软件涉及被测设备的命令，被测设备码的下载，和被测设备辐射前后搜集来的实时错误。1赫兹信号源为被测设备提供了一个外部看门狗定时信号，其看门狗输出是通过一个示波器监测。监测电源供给来得到闭锁指示。8051测试软件的概念很简单。它的目的是要作为一个模块化设计，为被测设备的每一个具体局部的设计一系列小型试验程序。因为每个试验是独立的，他们是独立加载的，在被测设备也是相互独立执行的。这将确保在测试时只有8051被测设备所需的局部在运行，并有助于测试时发生错误的精确定位。全部测试程序先驻存在控制器电脑中，然后通过串行接口加载到被测设备计算机。这样，个别试验可以在任何时间被修改。还可以制定和补充额外的测试，而不会影响整体测试设计。只有驻存在被测设备永久编码，是启动代码和在控制器PC与被测设备建立之间的通信的串行代码装入例行程序。 所有执行的测试程序：外部通用异步接收和发送装置 UART接口，用来传送错误信息和控制器计算机之间的通信。外部实时时钟，作为数据错误标记。 看门狗，必要时为8051正常运行和重新启动的可视化确认提供测试代码。“混乱的例行程序，如果它偏离代码空间就会重置程序计数器。 外部遥测数据存储器，数据传输发生中断时提供的数据备份。应当指出的是，考虑到所有接收数据最高的可靠性，每个试验中，返回遥测包括时间标记被同时送往测试控制器和遥测内存。每一个软件测试使用简要介绍如下：中断-这项测试用到6个可用中断矢量图中的4个来触发例程串行，外部，定时器0溢出，以及定时器1溢出，累加器定期地与一个值比拟，然后启动例行程序顺序地修改累加器的值。意外值传与存放器信息一起传送。逻辑-这个测试进行了一系列的逻辑和数学计算，并提供三种类型的错误鉴定： 1 加法/减法， 2 逻辑运算，3 乘法/除法。计算和期望值的所有不匹配与其他有关存放器信息一起传送。存储器-这项测试间接地用0x55模式装在内部数据存储器的地址D：0x20到D：0xff 或D ：0x20到D：0x080为CMOS超低功耗辐射容错被测设备。当出错信息和存放器值被传送，不断进行比拟 ，纠正。程序计数器-取不同的偏移地址时，该程序计数器是用来取常数的。常数与值进行比拟，不匹配结果与有关存放器信息一起传送。存放器-这项测试程序装在中的四 0,1,2,3 段的通用存放器或者0xAA 段0和2 或0x55 段1和3 。模式交替为了测试状态字PSW特殊功能存放器，其中控制通用存放器段的选择。然后通用存放器段，比拟他们的预期值。所有不匹配被更正，错误信息传送。特殊功能存放器 SFR-这项测试使用可特殊功能存放器21位中的12位的静态值，然后不断地比拟值与当前值。 不匹配与值和错误信息被重新装入。栈-这项测试通过把操作数压入和弹出堆栈进行运算。意外值由于堆栈的错误或堆栈指针本身和有关的存放器信息被传送。通过执行位于地址0x0000指令代码来启动被测设备计算机。起初，这个地址的设备是一个以前载有“开机/串行装载机代码的可擦写可编程只读存储器。此代码初始化被测设备计算机及接口通过串行连接的计算机的控制，“测试控制器。被测设备计算机下载测试代码并把它放入程序代码存储器位于被测设备计算机主板 。然后启动电路，同时进行两个功能： 被测设备的复位线保持有效一段时间大约10毫秒；并且，驻存在程序码RAM的测试代码映射到地址0x0000 在被测设备计算机内存空间该可擦写可编程只读存储器将不再被访问。苏醒后，从重置，通过执行地址0x0000指令代码再次启动被测设备电脑 ，但这个时候，代码不是启动/串行装入程序代码，而是测试代码。不管在被测设备计算机的功能性如何，测试控制计算机始终保存了强制重置/映射功能。因此，如果测试运行没有一个单一事件功能中断 SEFI 无论是被测设备计算机本身或测试控制器可以终止了测试，并允许执行后测试功能备计算机本身或测试控制器可以终止了测试，并允许执行后测试功能。如果SEFI发生，测试控制器强制重新启动到开机/串行装入程序代码然后执行后的测试功能。在被测设备的任何测试，被测设备行使的局部功能例如，存放器操作或内部RAM的检查，或定时器操作在最高利用可能，同时使最小定期报告的测试控制计算机转达的被测设备计算机仍然起作用。如果此报告停止，测试控制器知道了，一个SEFI 发生。这种定期的数据被称为“遥测 。如果被测设备遇到了一个错误，不能中断功能例如，数据存放器不匹配通过描述的错误串口有发出一个更多的长篇报告，并继续进行测试。附录2 外文原文An overview of microcontrollerAn overview of microcontroller DescriptionThe AT89C51 is a low-power, high-performance CMOS 8-bit microcomputer with 4K bytes of Flash programmable and erasable read only memory (PEROM). Thedevice is manufactured using Atmels high-density nonvolatile memory technology and is compatible with the industry-standard MCS-51 instruction set and pinout. The on-chip Flash allows the program memory to be reprogrammed in-system or by a conventional nonvolatile memory programmer. By combining a versatile 8-bit CPU with Flash on a monolithic chip, the Atmel AT89C51 is a powerful microcomputer which provides a highly-flexible and cost-effective solution to many embedded control applications.Function characteristicThe AT89C51 provides the following standard features: 4K bytes of Flash, 128 bytes of RAM, 32 I/O lines, two 16-bit timer/counters, a five vector two-level interrupt architecture, a full duplex serial port, on-chip oscillator and clock circuitry. In addition, the AT89C51 is designed with static logic for operation down to zero frequency and supports two software selectable power saving modes. The Idle Mode stops the CPU while allowing the RAM, timer/counters, serial port and interrupt system to continue functioning. The Power-down Mode saves the RAM contents but freezes the oscillator disabling all other chip functions until the next hardware reset.Pin DescriptionVCC：Supply voltage.GND：Ground.Port 0Port 0 is an 8-bit open-drain bi-directional I/O port. As an output port, each pin can sink eight TTL inputs. When 1s are written to port 0 pins, the pins can be used as highimpedance inputs.Port 0 may also be configured to be the multiplexed loworder address/data bus during accesses to external program and data memory. In this mode P0 has internal pullups.Port 0 also receives the code bytes during Flash programming,and outputs the code bytes during programverification. External pullups are required during programverification.Port 1Port 1 is an 8-bit bi-directional I/O port with internal pullups.The Port 1 output buffers can sink/source four TTL inputs.When 1s are written to Port 1 pins they arepulled high by the internal pullups and can be used as inputs. As inputs,Port 1 pins that are externally being pulled low will source current (IIL) because of the internal pullups.Port 1 also receives the low-order address bytes during Flash programming and verification.Port 2Port 2 is an 8-bit bi-directional I/O port with internal pullups.The Port 2 output buffers can sink/source four TTL inputs.When 1s are written to Port 2 pins they are pulled high by the internal pullups and can be used as inputs. As inputs,Port 2 pins that are externally being pulled low will source current, because of the internal pullups.Port 2 emits the high-order address byte during fetches from external program memory and during accesses to external data memory that use 16-bit addresses. In this application, it uses strong internal pullupswhen emitting 1s. During accesses to external data memory that use 8-bit addresses, Port 2 emits the contents of the P2 Special Function Register.Port 2 also receives the high-order address bits and some control signals during Flash programming and verification.Port 3Port 3 is an 8-bit bi-directional I/O port with internal pullups.The Port 3 output buffers can sink/source four TTL inputs.When 1s are written to Port 3 pins they are pulled high by the internal pullups and can be used as inputs. As inputs,Port 3 pins that are externally being pulled low will source current (IIL) because of the pullups.Port 3 also serves the functions of various special features of the AT89C51 as listed below:Port 3 also receives some control signals for Flash programming and verification. RST Reset input. A high on this pin for two machine cycles while the oscillator is running resets the device.ALE/PROG Address Latch Enable output pulse for latching the low byte of the address during accesses to external memory. This pin is also the program pulse input (PROG) during Flash programming.In normal operation ALE is emitted at a constant rate of 1/6 the oscillator frequency, and may be used for external timing or clocking purposes. Note, however, that one ALE pulse is skipped during each access to external Data Memory.If desired, ALE operation can be disabled by setting bit 0 of SFR location 8EH. With the bit set, ALE is active only during a MOVX or MOVC instruction. Otherwise, the pin is weakly pulled high. Setting the ALE-disable bit has no effect if the microcontroller is in external execution mode.PSEN Program Store Enable is the read strobe to external program memory.When the AT89C51 is executing code from external program memory, PSEN is activated twice each machine cycle, except that two PSEN activations are skipped during each access to external data memory.EA/VPP External Access Enable. EA must be strapped to GND in order to enable the device to fetch code from external program memory locations starting at 0000H up to FFFFH. Note, however, that if lock bit 1 is programmed, EA will be internally latched on reset.EA should be strapped to VCC for internal program executions.Thispin also receives the 12-volt programming enable voltage(VPP) during Flash programming, for parts that require12-volt VPP.XTAL1 Input to the inverting oscillator amplifier and input to the internal clock operating circuit.XTAL2 Output from the inverting oscillator amplifier.Oscillator CharacteristicsXTAL1 and XTAL2 are the input and output, respectively,of an inverting amplifier which can be configured for use as an on-chip oscillator, as shown in Figure1.Either a quartz crystal or ceramic resonator may be used. To drive the device from an external clock source, XTAL2 should be left unconnected while XTAL1 is driven as shown in Figure 2.There are no requirements on the duty cycle of the external clock signal, since the input to the internal clocking circuitry is through a divide-by-two flip-flop, but minimum and maximum voltage high and low timespecifications must be observed.Figure 1. Oscillator Connections Figure 2. External Clock Drive ConfigurationIdle ModeIn idle mode, the CPU puts itself to sleep while all the onchip peripherals remain active. The mode is invoked by software. The content of the on-chip RAM and all the special functions registers remain unchanged during this mode. The idle mode can be terminated by any enabled interrupt or by a hardware reset.It should be noted that when idle is terminated by a hard ware reset, the device normally resumes program execution,from where it left off, up to two machine cycles before the internal reset algorithm takes control. On-chip hardware inhibits access to internal RAM in this event, but access to the port pins is not inhibited. To eliminate the possibility of an unexpected write to a port pin when Idle is terminated by reset, the instruction following the one that invokes Idle should not be one that writes to a port pin or to external memory.Power-down ModeIn the power-down mode, the oscillator is stopped, and the instruction that invokes power-down is the last instruction executed. The on-chip RAM and Special Function Registers retain their values until the power-down mode is terminated. The only exit from power-down is a hardware reset. Reset redefines the SFRs but does not change the on-chip RAM. The reset should not be activated before VCC is restored to its normal operating level and must be held active long enough to allow the oscillatorto restart and stabilize.Program Memory Lock BitsOn the chip are three lock bits which can be left unprogrammed (U) or can beprogrammed (P) to obtain the additional features listed in the table below.When lock bit 1 is programmed, the logic level at the EA pin is sampled and latched during reset. If the device is powered up without a reset, the latch initializes to a random value, and holds that value until reset is activated. It is necessary that the latched value of EA be in agreement with the current logic level at that pin in orderfor the device to function properly.Structure and function of the MCS-51 seriesStructure and function of the MCS-51 series one-chip computer MCS-51 is a name of a