芯愿景提图流程及方法.doc

芯愿景提图流程及方法简介一、软件常用快捷键操作与窗口介绍二、工程工作区创建三、描线、打孔四、模拟单元提图五、数字单元提图六、连接PIN/ERC检查*七、数据导入导出Master版一、软件快捷键操作1、软件操作快件键表（1）、系统功能快捷键 基本不使用此类型快捷键（2）、视图操作快捷键 常用快捷键：PagUp: 上移整屏（保持10重叠）PageDown: 下移整屏（保持10重叠）Home： 左移屏幕（保持10重叠）End: 右移屏幕（保持10重叠）: 回退到上一视图位置层次化工作区 在对话框中配置工作区和单元模板的对应关系*工作区一般为： 四工作区命名规则为： 项目名称+工程名如YSXX项目的四个工作区YSXXPOWER工作区；YSXX _LINE工作区；YSXX _CELLS工作区；YSXX _TOP工作区三、描线、打孔一般流程：POWER工作区内描绘电源线-电源导入LINE工作区-在LINE工作区内描绘金属线（由TOP层金属线往下描）-打VIA3/VAI2/VAI1孔（依次由顶层到底层）-打通孔 常用快捷键：1/2/3/4：分别是切换图片层次 N+F3：启用描线+连续描线模式O：用于打开 P:用于打通孔Insert:调入打孔绘笔（如图）*描线方法：使用1/2/3/4切换到需要描的金属层-点击键盘N键-在点击F3键-在弹出属性窗口选择连续描线-点击确定-点击鼠标左键在图像上绘线-点击左键然后放开在点击一次鼠右键即可。*打孔方法：不是通孔情况：使用Insert键调入打孔绘笔-锁定屏幕-按键盘Tab键-然后点击Q键即可通孔情况：使用Insert键调入打孔绘笔-锁定屏幕-按键盘方向键移动打孔绘笔-然后点击P键十字交叉孔: 使用Insert键调入打孔绘笔-锁定屏幕-按键盘方向键移动打孔绘笔-然后点击o键四、模拟单元提图1典型模拟器件 NMOS、 NMOS4、 PMOS、 PMOS4 CAPACITOR、 RESISTOR、 DIODE NPN、 PNP 特殊工艺的模拟器件提取模拟管子主体思想: 确定图片工艺-确定器件类型-CiopLogic Analyzer软件-在标注工具栏使用相应器件图标-在对应图片上画框-在弹出来的属性框中填入相应参数-加入管子PIN引脚-在将来画线工作区描线导入现在工作区-连接PIN脚到金属线上即可。* 定义 NMOS/PMOS/NMOS4/PMOS4 G、 D 和 S端口会被自动放置 NMOS/PMOS 的W、 L、 bn和M参数需要手工设置 NMOS4/PMOS4 的W、 L和M参数需要手工设置，还需要给它们添加B端口 定义电阻、电容和二极管 MINUS 和PLUS端口会被自动放置 W、L 和M的参数可以用软件自动提取 R、C 和面积参数可以自动换算 定义NPN/PNP B、C和E端口会被自动放置 W、L 和M的参数可以用软件自动提取 面积参数可以自动换算（Cadence自动换算）图为常用标注栏上的器件图标 例如图是提取一个NMOS管子：使用工艺HL18GF提取电路在标注栏中使用Add MOS图标-在图片上绘框（如下图白色框）-在弹出的属性框窗口加入相应的类型名称（HL18GF工艺NMOS管子名称为nch_tk33）-参数w/l/fw/m等参数-点击确认窗口-加入相应PIN脚即可五、数字单元提图 基本数字单元 大多数的工程中都含有数字单元，这些单元由模拟器件和全局信号符号构成，例如VDD、GND、PMOS、NMOS等等 典型基本数字单元包括： Inv/buf、 nand/and、 nor/or、 aoi、 oai、 mux、 latch、 dff、 rs、 xor/xnor等等提取数字单元主体思想:确定图片工艺-确定MOS器件类型-使用标注工具栏的CELL类图标-在对应图片上绘单元区-标注工具栏使用单元图标-在对应图片上绘单元框-在弹出来的属性框中填入相应单元名称-*将来提取的门电路画在提图纸上（需要在Caence工程目录输入电路图）-加入管子PIN引脚-选择显示工程面板-点击相应单元右键-选择搜索单元-选择开始确定单元-在将来后面描线工作区描绘线导入-连接PIN脚到金属线上即可。例如图是提取二个NAND3_16_16方法：（使用工艺HL18GF提取电路）在标注栏中使用单元区图标（如图三标注）-在图片上绘单元区框（如图一）-在弹出的属性框窗口加选择VDD/GND方向-点击确认窗口- 标注栏中使用单元图标（如图三标注）-在单元区内绘单元框（如图二）-弹出的属性框中填入单元名称-加入相应端口A/B/C/Y/VDD/GND(图下图三）-点击显示框单元右键-选择搜索单元-点击显示框单元右键-选择开始确认单元实例（T可透视看单元区内单元是否为同一单元）-确认完毕 框单元区图（CELL类型图标） 图一 在单元区内部框单元 图二 在单元区内部框单元 图三六、连接PIN/ERC检查连接PIN引脚方法： 锁定屏幕-点击快捷键V-使用鼠标左键点击PIN小方块或线头-移动鼠标连接需要相连的二个点-一屏连接完使用Home/PgUp/PgDn/End环屏 PIN连接效果图ERC检查目的：为了使得网表避免一些连接错误、一些误操作错误、以及一些遗漏的PIN、孔等问题为此很用必要检查ERC检查方法： 连接好PIN以及外部引脚后选择工具栏ERC(如图圈内ERC）-依次点接物理、逻辑、名字、高级项-在需要检查项前面选择-点击确定查看输出窗口-点击输出窗口里面内容-弹到需要检查的图片相应位置-修改好即可。（下图分别物理、逻辑、名字、高级需要检查的项目图） （REC需要检查的物理选项图） （REC需要检查的逻辑选项图） （REC需要检查的名字选项图） （REC需要检查的名字选项图）七、数据导入导出Master版 在反向集成电路版图提取项目中，完成单元电路提取、端口PIN连接和单元电路原理图Cadence输入后，剩下就是top电路的数据导入导出了，本文就以帐号TiM2110下，项目IR2153为例讲述该操作过程，该项目使用的工艺文件是 epilib08BCD700V_V8。 一、导出工艺库的EDIF200文件对于项目应用的工艺库在以前项目中已被导出（C:chiplogic family v7.06ChipMasterProject）应用的则可以自接调用；对于全新的工艺或以前没有用到的工艺，则需要导出工艺库的EDIF200文件。由于缺少对工艺库的编辑权限，我们可以先建一个库（IR2153sch）和一个顶层单元（epilib08BCD700V_V8），然后将应用到的Schcell的symbol调用到这个顶层单元中，此时就可以导出工艺库的EDIF200文件了，在Cadence的CIW窗口中执行操作： FileExportEDIF 200.，弹出EDIF200 Out对话框如图-1： 图-1 填写项如上图：l 单击Browse，选择新建库中的顶层单元epilib08BCD700V_V8的schematic，则Library Name、Cell Name、View Name三项会自动填上；l External Libraries:填写应用到的拓展库名，中间以空格隔开；经以往项目验证一般只需加载basic即可，应用到的是opin、ipin、iopin三种PIN端口属性；对于多电源项目应用到电源vcc的则还应加载analogLib库；l Output file：填写输出的EDIF200文件的名称，如epilib08BCD700V_V8.out。 填完以上各项点击按钮“OK”,导出的EDIF200文件存放在Run Directory的路径下，同时也可以查阅edifout.log文件检查是否导出有误。确定导出的EDIF200文件正确无误后，将其拷贝到虚拟机中，打开工具Master，新建一个单元库，命名为项目应用的工艺库名如：epilib08BCD700V_V8。点击文件导入EDIF200.，弹出对话框如图2所示： 图-2 填写项如上图， 对单元名统一用字符小写，引脚名、实例名用字符大写。 导入成功后会在C:chiplogic family 7.06ChipMasterProject路径下添加了个epilib08BCD700V_V8文件夹。该文件夹内，需要修改3点：l 删除顶层单元epilib08BCD700V_V8的文件夹；l 删除Library.lib列表中epilib08BCD700V_V8；l 修改library.inf中内容为TopCell=；二、导出基本单元的EDIF200文件 新建一个顶层单元如dummy，将所有基本单元的symbol调用到这个顶层单元中，和导出工艺库EDIF200文件的差别是External Libraries中要加上工艺库，其他操作的导出工艺库的一致,如图3所示： 图-3三、 把Chiplogic analyzer中top层数据导入Master在Chiplogic analyzer工具中打开项目top层工作区执行操作：文件导出Master单元库。弹出对话框，如图4： 图-4 要求填写的项如上图：l Master单元库的名称：命名规则定为-项目名_top；l 导出网表的顶层单元的名称：top（默认）；l 为基本单元指定引用库：项目的基本数字单元在Cadence中输图的库名；l 重新指定模拟器件所在单元库的名称：项目所用到的工艺库名，如：epilib08BCD700V_V8。 点击“确定”会在Analyzer的输出窗口相关的信息，如图5所示，表示导出成功；如有其他报错信息，则要求改完错误后重新再导出。四、 从Master中导出项目top层的EDIF200文件打开从Analyzer导到Master中的top层电路原理图做ERC检查，看是否有单元框重叠，如果只有几个，那么移动一下单元的位置即可；如果很多则要求对电路进行恰当的缩放，执行操作：编辑更新电路图整体缩放器件间距，弹出对话框填入适当的缩放倍率，基本要求是：单元不能重叠并且扩散区域最小，这样利于后面电路整理。这个操作可能需要多次尝试，对于采用了不满意的缩放倍率，可以按键U(undo)撤消。 完成适当倍率缩放检查ERC无误后可导出top层电路，执行操作：文件导出EDIF 200.，弹出对话框如图6： 图-6填写项如上图所示：五、将Master导出的top层EDIF200导入Cadence中将EDIF200文件从虚拟机中拷贝到Linux系统帐号下的Cadence目录下，然后在Cadence的CIW窗口中操作：FileImportEDIF 200. ,弹出对话框EDIF 200 in 的对话框，只需要在Input File项中填写top层EDIF200文件的正确路径就可以了，如图7所示。导入结果可打开edifin.log文件，查看导入结果。 图-7注意：对于项目应用到层次化操作的，要求把层次化单元按照上面步骤导出到Cadence中并建立symbol当作一个基本单元加入到顶层单元dummy中，再导入到Master中作一个单元以供调用，直至Analyzer的top工作区中所有层次化单元在Master的单元库中都能找到对应的symbol再导出top层电路。