基于FPGA的大动态范围数据采集系统设计.pdf

仪 表 技 术 与 传 感 器Instrument Technique and Sensor2024 年第 2 期基金项目:民航飞行技术与飞行安全重点实验室支持项目(FZ2021ZZ05)收稿日期:2023-07-24基于 FPGA 的大动态范围数据采集系统设计郭 威1,彭卫东1,漆 军2,张一帆11.中国民用航空飞行学院航空电子电气学院;2.成都信息工程大学自动化学院 摘要:针对传统数据采集系统受动态范围限制,进行测量时对大信号易过载、小信号易丢失等问题,设计了一种基于 FPGA 的大动态范围多通道数据采集系统,讨论了噪声相关性与放大器增益对动态范围的影响。该系统采用一种分立式架构的双 ADC 同步采集单元,结合 FPGA 高速并行处理的特点进行数据融合,对前端可变增益放大电路实时控制,实现多通道数据采集系统对微小信号采集时的高分辨率以及对大信号采集时的高容差。对采用动态范围最大为 108 dB 的 AD7768 芯片研制的实验样机进行测试,结果表明其在 64 kHz 的采样频率下可达到 160 dB 以上的动态范围,系统采样精度达到0.1%,线性度优于 0.005%,通道间相位精度达到0.05。关键词:动态范围;数据采集;FPGA;多通道;实时控制;并行处理;可变增益中图分类号:TP274 文献标识码:ADesign of Large Dynamic Range DataAcquisition System Based on FPGAGUO Wei1,PENG Weidong1,QI Jun2,ZHANG Yifan11.Institute of Electronic and Electrical Engineering,Civil Aviation Flight University of China;2.School of Automation,Chengdu University of Information TechnologyAbstract:A large dynamic range multi-channel data acquisition system based on FPGA was designed to address the limita-tions of traditional data acquisition systems,such as signal overload for large signals and signal loss for small signals during meas-urements.The impact of noise correlation and amplifier gain on the dynamic range was discussed.The system employed a discrete architecture with synchronized dual ADC acquisition units and combined the high-speed parallel processing capabilities of FPGA for data fusion,real-time control of the front-end variable-gain amplification circuit was implemented,enabling high-resolution ac-quisition of small signals and high tolerance for large signals in the multi-channel data acquisition system.An experimental proto-type using the AD7768 chip with a maximum dynamic range of 108 dB was tested,demonstrating a dynamic range exceeding 160 dBat a sampling frequency of 64 kHz.The system achieved a sampling accuracy of 0.1%,linearity better than 0.005%,and inter-channel phase accuracy of 0.05.Keywords:dynamic range;data acquisition;FPGA;multichannel;real-time control;parallel processing;variable gain0 引言多通道数据采集系统在工业领域中扮演着至关重要的角色,其性能直接影响到后续数据处理和分析的结果。其中,动态范围作为一个关键指标,决定了采集系统能够准确捕捉和表示的信号幅度范围。然而,工业领域的许多实际应用场景中存在着信号强度的巨大变化,例如在工业设备的监测和故障诊断中,机械设备中的振动传感器可能会在正常运行状态下产生较低的振动信号,但在故障发生时可能会产生高幅度的振动信号1。若数据采集器动态范围较低,来自传感器的高振幅信号将被削波和失真,而低振幅信号将被系统噪声淹没,使其无法对这些不同信号强度下的故障指示进行准确捕捉和分析。为扩展数据采集器动态范围,文献2通过采用集成有 PGA(pro-grammable gain amplifier)的 24 位 ADC 构建具有不同前端增益的 N 通道数据采集器对模拟输入信号并行分级采集,在采样频率为 50 Hz 情况下使数据采集系统达到 157 dB 的动态范围,但由于采样频率较小,无法满足工业领域中采集系统对快速变化的信号准确采集的需要。为提高数据采集系统在不同信号强度范围下的性能和灵活性,本文采用一种分立式架构的双 ADC 同步采集单元,结合 FPGA 对采样数据并行处65 第 2 期郭威等:基于 FPGA 的大动态范围数据采集系统设计 理以及对前端增益实时控制,提高数据采集系统的动态范围。同时,对研制的实验样机进行了系统本底噪声、信号采样精度与线性度以及通道间相位精度等主要性能指标的测量。1 动态范围扩展方法研究动态范围描述了数据采集系统能够可靠测量输入信号电平的范围,特别是当存在大信号的情况下能够精确测量小信号的能力。数据采集系统动态范围的常用计算公式3为DR=20lgVFVN(1)式中:VF为系统满量程输入信号幅值;VN为系统本底噪声值。VF、VN均为均方根(RMS)值。传统数据采集系统的最大可输入信号相对固定,其上限取决于采集系统满量程输入范围,而最小可输入信号受到系统本底噪声的限制,如果微小信号的信噪比较低,会被系统本底噪声淹没。一些学者采用自动增益控制(AGC)的方法来调整采集系统输入范围以适应 ADC 的输入范围,或使用限幅器来限制高于一定水平的信号4。在信号变化较快的情况下,一些 AGC 环路无法及时响应并适应增益的变换,造成信号的过冲或失真,而使用限幅器将信号电平限制在特定阈值以下的方法具有由于幅度限制和非线性特性导致的信号失真的缺点。1.1 分立式架构的双 ADC 同步采集单元分立式架构的双 ADC 同步采集单元整体结构如图 1 所示。该采集单元具有 2 个同步采集通道,分别由 2 个完全独立的前端模拟预处理电路与高精度ADC 组成,其中每个前端模拟预处理电路主要由可变增益放大电路与精密电阻网络组成。同一模拟信号被并行送至 2 个独立可变增益放大电路,2 通道高精度 ADC 分别对满量程范围模拟输入信号并行采集。FPGA 控制模块集合有预见性增益控制模块与数据融合模块,利用 FPGA 并行处理的特点,分别完成对前端可变增益放大电路的实时控制以及对两通道数字信号的高精度融合处理。其中预见性增益控制模块对来自两 ADC 转换完成的数字信号进行判断并预测,实现对前端可变增益放大电路的实时控制,在防止信号输入过载的同时尽可能地提高数据采集单元的满量程输入范围。当有低电平信号输入时,放大器被调至高增益模式,采集单元实现对低电平信号的高分辨率;当有高电平信号输入时,放大器被调至低增益模式,采集单元实现对高电平信号的高容差。同时经 2个 ADC 转换完成的 2 通道数字信号被送至 FPGA 中的数据融合模块,通过对 2 组数字信号进行高精度数据融合处理,进一步提高数据采集单元分辨率。图 1 分立式架构的双 ADC 同步采集单元1.2 噪声限制在设计数据采集系统过程中,限制系统的本底噪声极为重要,只有系统本底噪声足够小,才能提供足够大的动态范围。将数据采集系统的模数转换过程分为模拟输入与数字输出 2 部分,噪声主要由前端电路模拟输入噪声与 ADC 量化噪声构成。文献5研究发现量化噪声在奈奎斯特带宽内近似于高斯分布,通过一个非相关锯齿波模型近似计算,得到量化噪声为 q/12的均方根噪声,其中 q 为锯齿波峰峰值。而前端模拟电路输入噪声产生的原因较为复杂,其测量与计算相对困难,提供噪声器件包括放大器、非理想电源以及 PCB 板等,此外还有由于内外部电压基准与时钟抖动等问题产生的噪声6。1.2.1 噪声相关性影响限制前端电路模拟输入噪声是降低数据采集系统本底噪声的关键。在数据采集系统中,前端模拟预处理电路通常是采集信号的第一处理阶段,负责将原始信号放大、滤波等处理后送入 ADC 进行数字化处理。在这个过程中,模拟电路的输入噪声会被放大和传递到后续的处理阶段,直接影响 ADC 获得模拟信号的质量。在多通道数据采集系统中,当信号通过相邻通道传输或处理时,可能会发生相互耦合或干扰,导致一个通道的信号影响到其他通道的信号7。对于分立式架构的双 ADC 数据采集单元,假定 2 通道前端电路模拟输入信号分别为:x1(t)=s(t)+n1(t)(2)x2(t)=s(t)+n2(t)(3)式中:s(t)为随机无噪声信号:n1(t)与 n2(t)为独立噪声信号。在假定信号输入过程为广义平稳随机过程前提下,信号 x1(t)与 x2(t)的互相关函数8为Rx1x2(t,t+)=Ex1(t)x2(t+)(4)75 仪 表 技 术 与 传 感 器第 2 期式中:E()代表期望值;为通道间时间差。将式(2)与式(3)带入式(4)得:Rx1x2(t,t+)=Es(t)n1(t)s(t+)n2(t+)=Es(t)s(t+)+n1(t)s(t+)+s(t)n2(t+)+n1(t)n2(t+)=Es(t)s(t+)+En1(t)s(t+)+Es(t)n2(t+)+En1(t)n2(t+)(5)假定理想电路中 n1(t)与 n2(t)不相关且为高斯白噪声,则其期望值为 0,根据期望的相关性质得:En1(t)n2(t+)=En1(t)En2(t+)=0(6)同时因为信号 s(t)与 n1(t)和 n2(t)不具有相关性,同理可得:En1(t)s(t+)=Es(t)n2(t+)=0(7)根据式(6)与式(7)可将式(5)化简为Rx1x2(t,t+)=Es(t)s(t+)=Rss(t,t+)(8)通过上述推导可知,如果 2 个信号路径中的噪声源不相关,则噪声倾向于被抵消,只保留通道间信号的相互关系。在实际应用中考虑到两输入通道噪声可能不止是高斯白噪声,还会受到共用电源噪声、PCB板漏电流、热电偶噪声等因素的影响,2 个信号路径中的噪声不会被完全抵消,本底噪声仍会受到噪声相关性的限制。在分立式架构的双 ADC 数据采集单元中,通过电路隔离技术与数字校准技术等方式进一步减少通道之间的噪声耦合,将 2 个输入通道噪声限制为弱相关性,同时将 2 个 ADC 转换后的数据在 FPGA 中并行处理,通过高精度的数据融合算法进行加权平均融合,降低本底噪声,提高系统动态范围。1.2.2 放大器增益影响除了限制系统本底噪声外,提高系统满量程输入范围也是增加系统动态范围的关键。合适的放大器增益可以增加数据采集系统满量程输入范围,进而提高系统动态范围。将关注点放在增益讨论时,非理想电源、PCB 板、内外部电压基准以及时钟抖动产生的前端电路模拟输入噪声相对固定,输入噪声随着放大器增益的变化而变化。数据采集系统往往存在多级放大器,假设理想无噪声信号输入为 VSIGNAL,通过参考输入端(RTI)与参考输出端(RTO)两方面讨论多级放大器增益对输入噪声影响,建立单级等效放大电路噪声模型,如图 2 所示,其中 VNRTI为参考输入噪声电压,VNRTO为参考输出噪声电压,均为 RMS 值。图 2 单级等效放大电路噪声模型当没有放大器增益 G 时:VNRTI=VNRTO(9)当存在放大器增益 G 时,无法直接测量 VNRTI,此时系统 RTO 噪声为VNRTO=(VNAMPG)2+VNADC2(10)式中:VNAMP为放大器本底噪声电压;VNADC为 ADC 本底噪声电压。结合式(9)与式(10),将 VNRTO除以放大器增益 G可得到系统 RTI 噪声为VNRTI=VNAMP2+(VNADCG)2(11)当(VNAMPG)VNADC时,式(11)可推导为VNRTI=VNAMP(12)当存在 N 级放大器增益时,可进一步推导出系统RTI 噪声为VNRTI=VNAMP12+(VNAMP2G1)2+(VNAMP3G1G2)2+(VNADCG1G2GN)2(13)由式(13)可知,只有第一级放大器本底噪声与增益无关,当第一级放大器增益 G1足够大时,系统 RTI噪声为VNRTI=VNAMP1(14)通过以上分析可知,放大器增益不会无限增加系统动态范围,其受到 VNAMP与 VNADC的限制,当满足(VNAMPG)VNADC条件时,系统 RTI 噪声完全受到放大器本底噪声限制。尤其对于高分辨率 ADC 而言,其有效分辨率越高,产生的 VNADC越小9。而 VNAMP由数据采集系统采用的放大器决定,若 VNAMP相对于 VNADC过大,则系统 RTI 噪声受到 VNAMP限制,放大器提供的增益将无法增加数据采集系统的动态范围。在考虑多级放大器的情况下,第一级放大器的选择尤为重要,当第一级放大器增益较大时,其几乎决定了系统 RTI 噪声,同时在选择好具体的 ADC 与放大器后,可通过计算或测试确认放大器最大可提供增益,尽可能多地增加系统满量程输入范围,进而提高系统动态范围。85 第 2 期郭威等:基于 FPGA 的大动态范围数据采集系统设计 2 实验样机设计针对采用的分立式架构的双 ADC 同步采集单元,设计了基于 FPGA 的多通道数据采集系统,系统整体框架如图 3 所示。该数据采集系统由信号采集模块、FPGA 控制模块、隔离电源管理模块以及上位机组成。图 3 基于 FPGA 的多渠道数据采集系统整体结构其中实验样机的模数转换器采用高精度 24 位AD7768 芯片,该芯片具有 8 个同步采集通道,每个通道集成有-调制器和数字滤波器,可简化外围电路模拟滤波器的设计,其采样频率为 1256 kHz,动态范围最大为 108 dB,可通过配置芯片采样率直接输出 24位二进制数据,具有良好的稳定性与信噪比,常被用于工业领域的多通道数据采集系统10。采用在 PS(processing system)端集成有 ARM 处理器的 ZYNQ-7000 系列 FPGA,通过 DMA(direct memory access)传输方式将 PL(programmable logic)端数据传输至 PS端,利用 ARM 处理器在 PS 端构建 Linux 系统管理并发送来自 PL 端的数据,通过以太网通信协议将 PS 端获取的数据稳定传输至上位机。为防止电源噪声通过接地线回路串入信号通道与 FPGA 控制系统进而引起信噪比降低,模拟电源、信号通道与 FPGA 控制系统之间采用了电源隔离与数字信号隔离,并且为抑制信号通道间串扰引起信号失真,信号通道间也采用了隔离技术保证各通道信号独立性。2.1 信号调理电路2.1.1 信号输入范围扩展为扩展系统满量程输入范围,实验样机采用15 V的较高工作电压,利用轨到轨输入输出运算放大器将输出信号摆幅接近电源电压11。同时,为进一步扩大系统动态范围,设计阻容并联分压网络,单通道分压网络如图 4 所示。通过 FPGA 控制单元对输入信号的实时判断,控制继电器内部开关切换分压电路,实现对大电压信号的衰减,配合单端转差分电路驱动 AD 芯片,将芯片的图 4 单通道阻容并联分压网络4.096 V 差分信号输入范围扩展为40 V。传统电阻分压网络采用2 个串联电阻实现对直流或低频输入信号的分压,但在输入信号频率较高时,电路中内外部电容器件产生的杂散电容效应会影响电阻分压网络的整体响应12。通过在电阻侧并联电容对其进行频率补偿13,其传递函数为H(j)=VoutVin=R2R2+(R11+R2C2j1+R1C1j)(15)式中:Vin与 Vout分别为网络输入端与输出端电压;=2f;f 为输入信号频率。当设置 R1C1=R2C2时,阻容并联分压网络传递函数化简为H(j)=VoutVin=R2R1+R2(16)实际电路中,采用相对误差精度为0.01%、温漂为2 ppm/的精密薄膜电阻以及相对误差精度为1%、温漂为0 ppm/的精密陶瓷电容,使其传递函数近似为常数,从而极大地抑制电阻分压网络因杂散电容效应在输出端引起的不必要的频率依赖性,保证阻容并联分压网络具有稳定的整体响应,实现对输入大电压信号的稳定衰减,进一步提升系统动态范围。2.1.2 可变增益放大电路单通道可变增益放大电路整体结构如图 5 所示,对于使用 24 位 ADC 芯片的数据采集系统,系统 RTI噪声主要由具有大增益的前置放大器的等效输入噪声决定,且放大器产生的动态范围增益易饱和,不需要过大增益。传统仪表放大器具有增益相对固定且输入噪声密度过高等限制,实验样机选用 ADA4898-2与 ADA4807-2 放大器芯片,其都具有 2 输入通道,通过组合为仪表放大器结构,采用对称设计,提供良好的共模抑制效应14,最大限度抑制外部共模噪声的输入,并结合多路复用器构成可变增益放大电路。该电路分 2 阶段进行工作,第 1 阶段 ADA4898-2芯片作为前置放大器对信号进行放大,第 2 阶段ADA4807-2 芯片作为后置放大器从被放大的差分信号95 仪 表 技 术 与 传 感 器第 2 期图 5 可变增益放大电路整体结构中去除共模噪声,其中通道 1 提供 0.1 倍衰减使信号满足 ADC 芯片输入范围,通道 2 通过构成反相器实现单端转差分电路直接驱动 ADC 芯片。芯片采用外部共模偏置电压工作,共同确保 ADC 的输入具有相同共模电压。ADA4807-2 芯片通道 1 的输入输出关系为Vout=0.1G(Vin1-Vin2)(17)式中 G 为前置放大器 ADA4898-2 芯片所提供的增益系数。该芯片在100 Hz100 kHz 带宽内具有0.9 nV/Hz的稳定输入电压噪声密度。增益系数 G 与电阻阵列关系为G=2 3N=SRN2 (R1+R2+R3-3N=SRN)+R4+1(18)式中 S 与多路复用器内部开关相对应,当开关 S1 连通时,S=1。配合 FPGA 控制单元,可变增益放大电路通过数字控制输入开关电阻器来改变电压增益,提供 1/10/32 与 64 倍的信号增益。2.2 FPGA 控制单元基于 FPGA 设计的分立式双 ADC 架构的数据采集系统具有同步并行采集与数据处理能力,FPGA 控制单元通过 Verilog 自编算法模块,分别实现数据归一化与数字校准处理、预见性增益控制以及数据融合处理,对前端可变增益放大电路实时控制以及 ADC 输入的串行数据并行处理,提高数据输出精度,整体控制与处理流程如图 6 所示。图 6 FPGA 整体控制与处理流程FPGA 控制单元采用 100 MHz 的系统时钟,通过将输出信号时钟频率设置为远大于输入信号时钟频率,保证在数据传输过程中每个处理模块的时延不会影响数据采集系统的实时性。2 个独立 ADC 同步采集,在判断当前增益设置后将转化完成的数字信号并行送至数据归一化与数字校准模块,每个 ADC 样本被归一化为相同的比例,使其不受前端模拟电路增益设置的影响。同时,数字校准处理主要针对通道间失配问题进行误差校准。在2 种常用的同步并行采集结构与分时(TI)并行采集结构的多通道数据采集系统中,由于不同通道的元器件参数、电路结构与布线存在一06 第 2 期郭威等:基于 FPGA 的大动态范围数据采集系统设计 定差异,信号传输过程中会引入通道间失配误差,如因时钟抖动产生的时延误差、放大器失调产生的直流偏移误差以及增益误差等15,直接造成数据精度与动态范围的损失。相对于 TI 并行采集结构的时延误差,分立式双 ADC 同步并行采集结构利用 FPGA 全局时钟稳定性以及设置两 ADC 芯片同步采集引脚触发采集,极大抑制了时延误差。并且通过采用数字校准技术16在模拟前端预处理阶段将两通道间各元器件参数与状态相互匹配,同时在后端数字校准处理阶段通过对两通道 ADC 采样数据对比后进行精确数字校正以纠正通道间失配造成的 ADC 转换错误。预见性增益控制模块与数据融合模块并行处理来自数据归一化与数字校准模块的数据。预见性增益控制模块根据两通道 ADC 归一化后的样本数据、设定的二进制编码阈值以及当前的增益设置来输出新的增益设置。阈值的选择通过计算模拟前端预处理电路在每个增益模式下可接受的最大信号电压得出,共 8 个阈值,组成 4 组增益区间,采用线性预测17数学模型对下一个 ADC 样本进行预测分析,通过将ADC 输出数据转化为相应功率计算预测样本,若预测样本在相应阈值范围,则发出电平信号控制可变增益放大电路切换为相应增益。同时在增益切换时增加迟滞,即通过预测样本判断模拟输入电压值减少 50%后再进行增益切换,以防止在增益切换时可能产生的信号过冲问题,以及在阈值附近增益的反复切换而产生的信号震颤问题。数据融合模块具有内部状态机,具有复位清零、加权累加、平均融合 3 个状态,经过归一化和数字校准后的两通道 ADC 数据被保存至累加寄存器,累加寄存器在完成一个完整状态机后自动复位,通过对 2 组 24 位 ADC 数据进行求均值运算融合至 32 位更高精度数据输出。3 系统测试与验证3.1 动态范围测试将输入端短接 50 电阻,数据采集系统采样频率设置为64 kHz,连续采样100 s。此时数据采集系统采集的数据即为其本底噪声,随机选取的输出通道 1获取的本底噪声时域波形与单峰值谱如图7 所示。其中单峰值谱的获得是通过对连续采样的 100 s 噪声数据随机抽取连续的 65 536 个数据进行频谱分析,加汉宁窗,同时减去 FFT 产生的噪底增益18,获得以 dB为单位的自峰值谱。由图7 可以看出记录的本底噪声有效值 VR整体小于 0.12 V,其自峰值谱中读取的最大寄生频谱分量(非谐波)为-78.73 dB。通过对信号输入范围扩展,实验样机具有40 V 的满量程输入范围,采集系统动态范围的计算可由式(1)转化为 DR=20lg VF-20lg VN=20lg 40 0002 2-(-78.73)162 dB(19)(a)时域波形图(b)频域单峰值谱图图 7 系统本底噪声时域波形与单峰值谱16 仪 表 技 术 与 传 感 器第 2 期通过测试,其余所有输出通道均达到 160 dB 以上的动态范围。3.2 采样精度与线性度测试3.2.1 幅值精度分析为验证 FPGA 对前端增益可变放大电路的配置以及融合处理后数据的精度,针对需要放大的微小信号以及在 FPGA 预见性增益控制模块内阈值附近易受影响的信号进行测试。选取 5 组直流信号(其中 460 mV与 940 mV 在增益切换阈值附近)分别输入 2 个 ADC输入通道,在 64 kHz 采样频率下连续采样 10 s,通过平均处理后,记录其当前增益配置、归一化后2 通道融合前与融合后输出结果以及最终输出采样精度,如表1 所示。表 1 采样精度测试数据表输入值/mV增益设置(自动)AD1通道 1/mVAD2通道 1/mV输出通道 1/mV采样精度/%1064 倍9.984 210.016 59.993 10.069 810064 倍99.851 799.852 899.935 50.064 546032 倍459.334 2459.315 3460.351 70.076 5 65032 倍650.896 4650.997 3650.441 80.068 094010 倍941.437 3941.496 2939.302 60.074 2 通过对比进入归一化模块之前的信号幅值与原始信号之间的差异,计算得出当前增益配置,采样精度 S 计算公式为S=O-II100%(20)式中:O 为系统输出值;I 为系统输入值。当输入电压在 10 倍与 32 倍增益切换阈值附近时,融合前的 2 输入通道与融合后的输出通道采样精度分别为:941.437 25-940940100%0.152 90%941.496 19-940940100%0.159 17%939.302 61-940940100%0.074 19%可以看出在不同信号幅值输入时增益配置得到了相应的更新,并且融合后的输出幅值精度得到了明显提升。经过测试,所有输出通道均能达到 0.1%的采样精度。3.2.2 线性度测试线性度作为多通道数据采集系统的重要指标,易受到通道间失配、串扰等问题的影响。通过类比现行的 JJF10481995数据采集系统校准规范中对线性度的测试方法,对数据采集系统满量程输入范围内相对均匀地选取 15 个测试值,在 64 kHz 采样频率下,输入相应直流信号连续采样 10 s 再取平均值,根据平移端基直线法19计算线性偏差并拟合曲线,记录的测试数据如表 2 所示。表 2 线性偏差测试数据表mV序号 i输入电压 xi测量数据 yiYL1YL215049.964 840.000 001.210 982100100.064 330.059 531.270 513250250.168 560.043 891.254 864500499.656 90-0.667 570.543 4051 000999.26 158-1.462 49-0.251 5162 0001 998.632 03-2.891 22-1.680 2473 5003 502.536 69-0.185 351.025 6385 0005 003.479 73-0.441 090.769 89910 00010 006.848 27-1.068 500.142 481015 00015 011.188 92-0.723 790.487 181120 00020 015.529 92-0.378 740.832 241225 00025 020.373 870.469 271.680 241330 00030 024.189 130.288 581.499 561435 00035 028.058 860.162 371.373 341540 00040 031.892 440.000 001.210 98 其中 YL1与 YL2分别为测试数据与端基直线以及平移后端基直线的线性偏差,其计算方式为:YL1=yi-(a+bxi)(21)YL2=yi-(k+bxi)(22)式中:b 为端基直线以及平移后端基直线的斜率;a、k分别为两直线截距。b=ymax-yminxmax-xmin1.000 799a=ymin-bxmin-0.075 123k=a+12(YL1,max-YL1,min)-1.286 101由此可通过平移后端基直线得到输入输出线性拟合关系为YL=k+bx=-1.286 101+1.000 799x其线性拟合曲线如图 8 所示。此时,线性度可计算为L=YL2,maxYL,max-YL,min100%1.680 2440 030.673 90-48.752 85100%0.004 202 5%(23)26 第 2 期郭威等:基于 FPGA 的大动态范围数据采集系统设计 图 8 输入输出线性拟合曲线3.3 相位精度测试多通道数据采集系统的相位精度直接影响通道间采样的同步性,对于一些需要信号合成与重构以及利用声音定位等应用尤其重要20。首先校准标准信号源通道间相位差,将标准信号源输出接入示波器,设置所使用的标准信号源通道间相位差为 0,同步输出频率为1 kHz,峰值为10 V 的正弦信号,经测延迟相位小于 0.001,满足测试要求。其次通过将标准信号源设置为不同相位差参数,同步输出 4 路上述参数的正弦信号,每 2 路分别输入至 2 个 ADC 不同通道,在数据采集系统为 64 kHz 的采样频率下,每个相位差测量 5 次,每次均测量 1 个完整周期的 64 000 个采样点。为获得较准确的原始信号峰值,利用三次样条插值法对测试数据进行正弦拟合获得光滑拟合曲线以及相应拟合峰值,通道间相位差 通过对采样点之间相位误差求和再平均后得出,其计算方式为=64 000n=0(sin-1vn1vmax1-sin-1vn2vmax2)64 000(24)式中:vn1与 vn2分别为输出通道 1、2 的测试值;vmax1与vmax2分别为两通道拟合峰值。通过式(24)计算得出通道间相位差,如表 3 所示。经过测试,各输出通道间相位精度均达到0.05以内。表 3 通道间相位差测试数据表()输入相位差12345max0-0.0220.0120.0280.0340.0190.0341010.03210.0349.95410.01610.0230.0465049.98950.02150.03850.02950.0370.03810099.970 100.043100.032100.04099.0740.040150149.972 150.036149.956149.978150.028-0.0444 结论设计了基于 FPGA 的大动态范围多通道数据采集系统,采用分立式架构的双 ADC 采集单元结合 FPGA控制模块同步并行采集的方式,有效地限制了系统本底噪声,在处理小信号时能够提供更高的精度,在面对大信号时能够有效抵抗饱和溢出造成的信号失真问题,实现了对不同信号强度的灵活处理,提升了整体动态范围,满足工业领域中对数据采集系统大动态范围的要求。同时,采用分立式双 ADC 采集单元架构的数据采集系统具有良好的灵活性和可扩展性,并且成本也较低,适用于工业领域中各种应用场景。参考文献:1 崔永俊,郭峰.多通道振动信号采集系统设计J.仪表技术与传感器,2022(4):75-79.2 TENG Y T,HU X X,WANG X Z,et al.Extending dynamic range of the seismic data acquisition system by using multi-channel ADCJ.Chinese Journal of Geophysics,2016,59(4):1435-1445.3 HALAMEK J,VISCOR I,KASAL M.Dynamic range and acquisitionsystemJ.Measurement Science Review,2001,1(1):71-74.4DEUS M S,CATUNDA S Y C,SOARES A W A,et al.A reviewon variable and programmable gain amplifiers and applications J.Journal of Integrated Circuits and Systems,2022,17(1):1-12.5BENNETT W R.Spectra of quantized signalsJ.The Bell System Technical Journal,1948,27(3):446-472.6 HOLMAN W T,CONNELLY J A,DOWLATABADI A B.An integrated analog/digital random noise source J.IEEE Transactions on Circuits and Systems I:Fundamental Theory and Applications,1997,44(6):521-528.7ATZORI A,CARULLO A,CORBELLINI S,et al.Crosstalk effects in the uncertainty estimation of multiplexed data ac-quisition systemsJ.IEEE Transactions on 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