EDA时钟设计资料.doc

课 程 设 计 任 务 书（2012 2013 第三学期）设 计 题 目： EDA与数字系统课程设计 学 院 名 称： 电气与自动化工程学院 专 业（班 级）： 姓 名（学 号）： 起 讫 日 期： 指 导 教 师： 系（教研室）负责人： 下发任务书日期 2013 年 7月 1日多功能数字钟设计摘要：利用MAX+PLUS II软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。关键字：软件; 数字钟; 模块化; VHDL; MAX+PLUS II;Abstract:Using the MAX+PLUS II software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:software; digital bell; blocking method; VHDL; MAX+PLUS II;目 录一、练习实验3二、设计内容介绍7三、设计要求7四、方案论证（整体电路设计原理）9五、外围子模块路11 5.1 显示电路115.2清零电路125.3校分电路125.4 校时电路125.5整点报时电路135.6闹钟定时电路 135.7闹钟报时电路 13 5.8 闹钟关闭原理电路13 5.9电路总图 14六、实验中遇到问题及解决方法14七、实验心得15八、参考文献15九、合肥工业大学课程设计任务书16十、课程设计审阅/答辩成绩评定书17实验一、使用与门电路实验二、3-8译码器实验三、用74161实现十进制加法计数器实验四、六十进制加法计数器实验五、例1-4-1设计一个电路，使八个数码管依次显示0、1、2、3、4、E、F。实验六、1-4-2设计一个电路。使两个数码管显示112的十二进制计数，两个数码管显示059的六十进制计数。二、设计内容 设计一个多功能数字钟，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有清零、快速校时、快速校分、整点报时等功能。我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、闹钟音响。三、 设计要求3.0 基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的校分开关（K1=0正常工作，K1=1时可以快速校分）；4、K2是系统的校时开关（K2=0正常工作，K2=1时可以快速校时）；5、K3是系统的时钟与定时的切换开关（K1=0时钟正常工作，K1=1定时）；6、K4是系统的小时定时开关（K4=0不定时，K4=1对小时定时）；7、K5是系统的分钟定时开关（K5=0不定时，K5=1对分钟定时）；8、K6是系统的控制闹铃开关（K6=0不定闹钟，K6=1定闹钟）；9、K9K10是系统的3-8译码开关（正常工作时K9=K10=0）；10、RESET是系统的清零开关（RESET=0 系统对时、分快速清零，RESET= 1系统正常工作）；11、CLKD是系统扫描频率；12、CLK1是系统计数频率；3.1 提高部分要求1、使时钟具有整点报时功能（当时钟计到5959”时开始报时，时报时频率为1KHz）；2、闹表设定功能； 整体电路设计原理切换电路闹钟开关电路计时电路显示器译码电路闹钟报时电路校时电路清零电路闹钟定时电路校分电路整点报时电路数字时钟是常见的一种计数装置，数字时钟以1Hz的频率工作。该设计完成数字时钟运行和显示为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（4个用于显示时分），所以通过2片4选一74153和一个7448显示译码器配合，根据计数器的信号进行数码管的动态显示。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（4个用于显示时分），所以通过2片4选一74153和一个7448显示译码器配合，根据计数器的信号进行数码管的动态显示。校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。闹钟设定功能。闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与音乐产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。闹铃关闭功能。考虑到实际情况，希望闹铃声可以被关闭，同时在关闭闹铃键恢复后，闹铃不再响，但是在下一次闹铃时间来临时闹铃可以继续工作。实验中实现此功能的需要一个触发器来实现。四、方案论证（整体电路设计原理）时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。计时电路示意如下 1Hz秒个位秒十位分个位分十位时个位时十位模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD方式计数，将计数信号送进7448后可以直接驱动数码管显示，而不像74161还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。电路图如下：60计数器电路图图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，RCO由1变为0，将十位的CLK置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端LED低电平有效，因此将59时个位的Q0,Q3,十位的Q4,Q6与非之后送给LED。在059之间时，LED=1，无效；59时，LED=0，计数器将被置位为0.模60封装成模块如下图：RESET：清零输入，低电平有效；CLK：计数脉冲输入；RCO：进位输出端，进位输出为0，正常输出时状态为1模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的Q1，Q0和十位的Q2经与非门接入。电路图如下：图19 模24计数器电路图模24模块图如下：RESET：清零输入，低电平有效；CLK：计数脉冲输入；五、外围子模块电路5.1显示电路显示电路主要由数据选择器74151、译码器74138、计数器、显示译码器7447和数码显示管组成计数器74161设计为模8的循环计数器，其输出既作为4片74151的控制端，又作为38译码器74138的控制端。当计数器计数到某一个数值时，四片74151同时选取对应位的输入组成计时器某一位的BCD编码，接入显示译码器7447，与此同时根据计数器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显现数据。扫描的频率为1KHz,因为人眼的视觉停留，会感觉七个数码管同时显示。5.2清零电路清零电路是把时间归零，且无论什么时候操作，电路都将归零，此电路通过对清零开关K2操作实现。把清零开关的状态信号消颤之后经非门后送入时分秒计数器的的清零端(低电平有效)。=0,=1,电路正常工作；=1,=0，各计数器被清零。5.3校分电路校分电路用开关K1操作实现的。KI=0，正常工作；KI=1时，电路由脉冲信号校分。5.4 校时电路校分电路用开关K2操作实现的。K2=0，正常工作；K2=1时，电路由脉冲信号校时。5.5整点报时电路当计时到5959”时，发出一声较高的蜂鸣声（1khz）。需要在某时刻报时，就在时刻输出信号1作为触发信号，选通报时脉冲信号进行报时。5.6闹钟定时电路闹钟设定时，需要外部信号输入，让数字钟进入闹钟界面，且要保证在设定闹铃时数字钟能够正常工作。本电路在设计中让按键具有复用功能，即用校时校分开关来设定闹钟时间的时位和分位，这就要求在设定闹铃和数字钟的校时校分功能互不影响。本实验用K3键作为闹钟设定使能键。K3=0时，正常计时；K3=1进入闹钟设定状态。设定闹铃时间电路和计时电路中的校时校分的原理基本一致，不同之处在于，在闹铃设定完毕返回时间显示状态时获其他任何没有重新设定闹铃状态时，闹钟时间都不会改变。另外，在闹钟设定中，分位对时位没有进位。5.7闹钟报时电路将闹铃设定的时间和数字钟的当前时间不断通过与门比较，当二者时和分完全相等时，将输出闹铃启动信号,启动闹铃电路工作。5.8 闹钟关闭原理电路K6为闹铃关闭开关。闹铃电路启动后达到闹铃时间时，闹铃声音将一致循环播放，知道闹铃关闭开关启动。正常情况下，K6为0，闹铃时间来临时，闹铃音乐播放，按下K6，K6=1，闹铃关闭，下次闹铃时间来临时不再闹铃；按下K6后再恢复K6为0状态，则下次闹铃时间来临时，闹铃将正常工作。5.9电路总图 电路总图六、实验中遇到问题及解决方法本次实验刚开始的时候，由于对max+plus2软件的使用不太熟练，和对电子时钟的不太了解，就是抱着走一步算一步的心态去设计电路的。同时，自己也在网上下载了很多关于多功能电子时钟设计的资料，还有就是向同学于老师请教自己不懂的问题。设计的时钟的时候未考虑太多功能，由于电路简单就直接进行电路的设计连接工作，而并为考虑要添加功能时应如何进行，故电路一开始把所有的模块均放在了一张电路图中，并未实现模块封装设计。这直接导致后来进行闹钟功能的拓展时我发现对于原有的电路不好进行修改，很多相同功能我并未实现封装成模块导致无法重复使用，同时很多电路无法直接进行修改，因为电路的连线并未留下足够的剩余空间来进行修改。这样做直接导致后来为了实现闹钟功能我又重新进行了设计连线，以上报告中的电路即为后来重新设计的电路。相比与原来的电路有了很大的进步，但是仍然存在以下问题：各功能模块设计不够合理，各模块的功能不够明确，同一功能的实现却分散在多个模块之中；封装了太多的模块，有些小电路根本无需封装，以致于修改一点电路就需要对许多的模块进行更新；模块的封装仍未考虑增加功能时应如何操作，并未留下相应的可扩展空间及接口。七、实验心得这次小学期的EDA课程设计历时一个星期，在一个星期的日子里，我学到了很多东西，不仅仅是理论上的知识，还用锻炼了自己的动手能力，实践能力。通过多功能数字时钟设计，是我们对数电知识，电路知识，用了能深刻的了解，为我们以后的学习、工作提供了巨大的帮助，让我们对自己的未来充满了信心。这次课程设计，进一步加深了我对EDA的了解，使我对max+plus II的基本操作有所了解，使我对应用软件的方法设计硬件系统有了更加浓厚的兴趣。对自己以后的就业工作都起到巨大的作用通过这次课程设计，我懂得了理论与实际相结合的重要性，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合，从实践中得出结论，才能真正提高自己的实际动手能力和独立思考的能力。在设计的过程中，我遇到许多问题，毕竟是第一次应用VHDL进行硬件电路系统的设计，许多EDA的知识还没有充分的掌握，遇到困难也是在所难免的，同时发现了自己的不足之处：学习知识表面化，没有深入了解它们的原理。最后，我在老师、同学的帮助下成功设计出具有下具有清零、快速校时、快速校分、整点报时、整点报时、闹钟设置、闹钟音响的功能的多功能数字时钟，最后导老师再次表示忠心的感谢！八、参考文献1 谭会生, 张昌凡. EDA技术及应用. 西安: 西安电子科技大学出版社, 20042 黄智伟主编. FPGA系统设计与实践. 北京: 电子工业大学出版社, 20053 褚振勇, 齐亮, 天红心, 高楷娟. FPGA设计及应用(第二版). 西安: 西安电子科技大学出版社, 2006合肥工业大学课程设计任务书设计题目EDA与数字系统课程设计主要内容了解各种PLD器件的基本结构，掌握MAX+Plus2的使用方法，用图形输入法和Verilog HDL完成规定的基本练习题，在此基础上完成一个数字系统设计题的设计、仿真、下载（FPGA实现）。应收集的资 料1.EDA与数字系统设计李国丽 朱维勇 栾铭主编2.数字电子技术基础 阎石 主编设计进度计划讲课： EDA简介 实验一：Max+Plus2使用练习，完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载。（4学时）实验二：图形设计输入3-8译码器, 同步十进制加法计数器、同步六十进制计数器。用六十进制计数器制作十二进制计数器（0112），二十四进制计数器（0023）和百进制计数器。设计输入、编译、仿真、管脚分配、下载。（8学时）实验三：完成以上实验的Verilog HDL设计输入。（4学时）实验四：完成扫描显示1-4-1，1-4-2。 （4学时）讲课：布置一个数字系统设计题，讲解设计要求、原理框图、设计提示。方案设计、设计调试、下载验证。（12学时）设计考核验收，写课程设计报告。(2学时)，主要参考文 献1 李国丽编，EDA与数字系统设计，20082 王金明编，数字系统设计与Verilog HDL电子工业出版社，20023 阎石，数字电子技术基础 高教出版社，2006指导教师意 见按照设计进度计划要求完成每一步任务备注合 肥 工 业 大 学课程设计审阅/答辩成绩评定书学生姓名翟胜雨课题名称：EDA多功能数字时钟设计指导教师过程检查评语：指导教师签字：年 月 日指导教师评语：建议成绩：指导教师签字：年 月 日系或专业答辩组评语：成绩：负责人(组长)签字：年 月 日