建模分析GaN基二极管的p型结终端影响.pdf

CIC中国集成电路China lntegrated Circuit设计（总第 290 期）2023 7 https：/建模分析 GaN 基二极管的p 型结终端影响黄永西安电子科技大学芜湖研究院摘要：为防止功率器件局部电场尖峰导致的初始撞击电离和破坏性击穿，通常硅（Si）或碳化硅（SiC）基器件采用边缘终端结构，而该技术在氮化镓（GaN）基功率器件上受限于加工工艺而未能普及。本文基于器件级仿真计算，拟用 p 型 GaN 和 p 型氧化镍（NiO）分别作为结终端（JTE），来分析 GaN 基准垂直肖特基二极管的耐压机制。基于仿真结果推测 p 型 NiO JTE 可显著提高二极管的耐压，这得益于 NiO 和GaN 异质界面存在带阶差形成的势垒，可阻碍少数载流子形成漏电流。关键词：氮化镓；氧化镍；二极管；结终端；耐压Theoretical study of GaN-based diode with p-type junctiontermination extensionsHUANG YongXidian-Wuhu Research InstituteAbstract：To prevent initial impact ionization and destructive breakdown caused by local electric field spikes inpower devices,edge termination extensions are typically used in silicon（Si）or silicon carbide（SiC）-based devices.However,this technology has not been widely adopted in gallium nitride（GaN）-based power devices due to limita-tions in fabrication techniques.This paper is based on device-level technology computer aided design.p-type GaNand p-type nickel oxide（NiO）are used as junction termination extensions（JTE）to analyze the breakdown mecha-nism of GaN-based quasi-vertical Schottky diodes.According to simulation results,it is supposed that p-type NiOJTE can significantly improve the breakdown voltage of diodes.It thanks to the potential barrier formed by the bandoffset at the NiO and GaN heterojunction interface,which can block minority carriers from forming leakage current.Keywords:GaN;NiO;diode;junction termination extension;breakdown voltage48中国集成电路设计China lntegrated CircuitCIChttps：/（总第 290 期）2023 7 0引言边缘终端结构是高击穿电压功率器件中不可或缺的技术，它用于防止局部电场尖峰，从而避免早期撞击电离和破坏性击穿。1实现边缘终端的最常见方法是通过结终端扩展（JTE）。在传统的高功率硅（Si）和碳化硅（SiC）功率器件中，可通过离子注入或扩散来选区创建 p 或 n 型掺杂的 JTE。2然而，在氮化镓（GaN）中的离子注入仍处于初步阶段，特别是 p型选区掺杂，研究人员推测需要高压（1 GPa）和高温（1200）条件来激活 p 型杂质。3-4另外，通过金属有机化学气相沉积（MOCVD）的选区再生长也会面临挑战，由于再生长的 GaN 界面存在高浓度（1018cm-3）的硅原子，导致大漏电流产生，并且再生长过程大大增加了外延成本。5-6此外，即使通过MOCVD 进行 p-GaN 的平面生长，也存在镁（Mg）杂质的低活化度导致空穴浓度有限的问题，严重限制了器件性能。7-8据相关文献报道，国内外已经有团队使用 NiO修饰 GaN 基功率器件获得了突出的耐压水平。9-12从中看出：NiO 是一种可以通过射频溅射13或原子层沉积技术14-15进行表面生长的 p 型导电氧化物，它具有高孔密度，其生长成本远低于 MOCVD 生长 p 型 GaN 且可在大规模比如 12 寸片上生长。NiO层中的高空穴浓度可能源自 Ni3+或 Ni2+附近的 Ni空位缺陷，即在富氧环境下沉积使得空穴局域在 Ni空位附近。16这些局域态空穴聚集形成大型极子遵循能带式传输，不同于小型极子的热激活跳跃机制，进而这些 Ni 空位附近的大极子的迁移率通常较低，0.1 到 1 cm2V-1s-1。17-18本文尝试基于仿真对已有实验报道进行补充和扩展，主要工作：一是我们把 p 型 GaN 和 p 型 NiO分别作为结终端来增强 GaN 基准垂直二极管的耐压属性，二是通过建模计算对比了两种材料属性带来的器件性能差异，进而分析异质 JTE 的工作机理，并进一步为寻找或设计新型异质 JTE 提供思路。三是基于仿真结果我们推测：1）p 型 JTE 可减小二极管漏电电流；2）相比 p 型 GaN，p 型 NiO JTE 可显著降低器件内部峰值电场强度；3）JTE 的 p 型掺杂浓度需要高于漂移层 n 型掺杂浓度来提高耐压水平；4）相比介电常数，JTE 材料与漂移层材料的能带带阶才是影响电场峰值的关键因素。1建模和仿真（1）建模。本工作通过在美国 Silvaco 公司的仿真平台中建模环形准垂直二极管，其含 p 型结终端（pJTE）的沿中心轴的半边器件结构如图 1 所示。从中看出，阳极半径和器件总半径分别为 35m 和50m，pJTE 和阴极环宽分别为 5m 和 8m。pJTE、轻掺 n 型 GaN 耐压漂移层、重掺杂 n 型 GaN传输导电层和本征 GaN 衬底的厚度依次为 10nm、2.6m、1.4m 和 4m。其中，轻掺和重掺 n 型层的掺杂浓度分别为 4x1016和 1019cm-3，而 pJTE 层的p 型掺杂浓度为 1019cm-3。阳极和阴极作为边界条件，其厚度无物理意义。（2）仿真。首先，仿真计算主要基于漂移扩散方程和电流连续性方程描述半导体器件中的载流子输运过程，即使用费米能级和能带边距表示电子和空穴电流密度在浓度梯度或电场下达到稳态后的器件内分布。另外 GaN 特有的高场饱和迁移率模型GANSAT 和声子辅助隧穿模型 PIPINYS 也被调用了，前者基于蒙特卡洛模型描述了 GaN 体材料中载图 1 带有 p 型结终端（pJTE）的 GaN 基准垂直二极管49CIC中国集成电路China lntegrated Circuit设计（总第 290 期）2023 7 https：/流子在强电场作用下迁移速率会趋于有限值的现象，后者描述的现象是在反偏电压下 GaN 二极管中电子可借助声子辅助传递能量进而完成窄势垒隧穿。所有方程的自洽解由 Silvaco 公司的仿真平台中的器件物理求解器 atlas 完成。但是，本次仿真中未考虑更复杂的 NiO/GaN 界面缺陷辅助隧穿19或在其界面插入高阻氧化物介质20对载流子输运的影响，仅从能带与掺杂为主的角度建模分析器件工作机理。再次，仿真中使用的 GaN 相关材料属性参见文献报道21，表 1 中仅列举了关键参数，其中 GaN 的非平衡载流子寿命参数来自文献22。在本次仿真中，我们仅考虑载流子主要的流通通道，即 GaN 体材料内的非平衡载流子寿命和借助缺陷完成的间接非辐射复合，并假设 NiO 中无复合现象。由于（重）p 型掺杂 GaN 与 NiO 的载流子迁移率相对电子低很多，因此为减少仿真变量的自由度，两种材料的空穴迁移率都设为 1 cm2V-1s-1。通过在 GaN 晶圆上沉积的p-NiO 层并同位做 X 射线光电子能谱（XPS）测试可得到 NiO 和 GaN 的价带带阶差为 1.87 eV，再结合NiO 光学禁带宽度（3.65 eV），可推测得到 NiO 的电子亲合能为 2.22 eV 而导带带阶差为 2.09 eV。92仿真结果及分析（1）图 2 显示了无 JTE、含 NiO JTE 和 GaN JTE的三种 GaN 基二极管电压电流仿真结果。从中看出，这三种二极管都有整流作用，具体表现为正向偏压 4V 时输出电流达到 1A,而反向偏压下无 JTE 器件的漏电流最大（0.27A200V），含 NiO 或 GaN 结终端的器件的漏电流几乎重合。（2）在图 3 全域电场仿真结果中，无 JTE、含NiO JTE 和 GaN JTE 的结果随外加负偏压变化呈现了不同的趋势：一是在低压负 50V 偏压下，无 JTE和含 NiO 结终端结构可以获得较低的峰值电场，两者先后分别为 1.28x106和 0.91x106V/cm，另一边使用 p 型 GaN 做 JTE 的结构峰值电场达到 2.07x106V/cm。二是在高反偏电压下，无 JTE 结构的峰值电场攀升到 GaN 临界击穿电场（3x106V/cm），另外有结终端结构的器件内部峰值电场被限制在 2x106V/cm 左右，即有结终端的器件的耐压可靠性更高，不易触发预击穿。（3）我们在表 2 中统计了负 200V 偏压下结终端的 p 型掺杂浓度对峰值电场的影响。当掺杂浓度过低（接近 1016cm-3）时，结终端的影响已经不再明显，几乎与无终端结构的峰值电场一样，接近 3x106V/cm。表 1 仿真中使用的关键材料参数表图 2 带有和不带有结终端的 GaN基二极管的电流电压仿真结果图 3 阳极在负偏压下，带有和不带有结终端的 GaN 基二极管的峰值电场仿真结果50中国集成电路设计China lntegrated CircuitCIChttps：/（总第 290 期）2023 7 图 5 负 50V 偏压下，GaN（左）和 NiO（右）作为结终端时的器件内部空穴分布计算结果图 4 负 50V 偏压下，GaN（左）和 NiO（右）作为结终端时的器件内部电场分布计算结果表 3 JTE 的 r和 对负 50V 偏压下电场峰值的影响（4）为了进一步分析 JTE 对器件耐压及内部电场的影响，我们仿真了负 50V 偏压下含 NiO 和 GaNJTE 的器件内部电场分布，分析结果表现：一是如图4（左）显示，在负 50V 偏压下，使用 GaN 作为结终端时，器件内部电场峰值集中在未被阳极包裹的台面，特别是靠阳极边缘处，电场峰值达到 2.07x106V/cm。二是如图 4（右）显示，在负 50V 偏压下，含 NiO JTE结构的器件中，沿 x 轴方向的电场分布均匀，未出现高峰值电场，电场峰值仅为 0.91x106V/cm。因此，含NiO JTE 的器件相比含 GaN JTE 的可靠性更好，不易发生预击穿。这一差异应该可以从能带的角度来解释，NiO 和 GaN 的导带和价带的能带带阶分别为2.09 和 1.87 eV，其作为势垒严重阻碍了载流子传输。所以，在较大的反偏电压下，由空间电荷层的少数电子（或空穴）形成的漏电流无法顺利地从空间正（或负）电荷区扩散到另外一侧，即漏电流被限制了。三是图 5 显示了从负 50V 偏压下 GaN 和 NiOJTE 的器件内部空穴分布仿真结果。从中看出，由于不存在界面势垒，GaN 中只有少部分空穴积累在y=38 到 39m 区段的 JTE 中，空穴浓度峰值为5.6x1017cm-3（图 5 左）；而 NiO 中还有大部分空穴被势垒限制在 JTE 中无法形成漏电流，同时峰值浓度为 9.8x1018cm-3的空穴均匀的积累也导致了电场的均匀分布（见图 4 右）和电场强度的下降（见图 3）。（5）为了进一步探究 NiO 与 GaN 作为结终端所导致的器件性能差异，我们以 NiO 材料属性作为参考，通过仿真验证 JTE 材料的介电常数和电子亲和能对负 50V 偏压下 GaN 基二极管内部电场峰值的影响（表 3）。可见相对介电常数可能不是主因，而pJTE 材料的电子亲和能或者说是能带带阶对器件内部峰值电场产生了显著的影响，这进一步支持了上一段中的推论。3结论通过仿真无结终端、含有 p 型 NiO 和含有 p 型GaN 材料作为结终端的圆柱形 GaN 基肖特基二极管，我们可以观察到：1）p 型 JTE 可减小二极管漏电电流；2）相比 p 型 GaN，p 型 NiO JTE 可显著降低器件内部峰值电场强度；3）JTE 的 p 型掺杂浓度需要高于漂移层 n 型掺杂浓度来提高耐压水平；4）相比介电常数，JTE 材料与漂移层材料的能带带阶才是影响电场峰值的关键因素。进一步地我们从能带结构、掺杂浓度和介电常数等角度解释了异质结终端提高器件耐压的工作机理。NiO 和 GaN 的导带和价表 2 结终端的 p 型掺杂浓度对峰值电场的影响51CIC中国集成电路China lntegrated Circuit设计（总第 290 期）2023 7 https：/带的能带带阶分别为 2.09 和 1.87 eV，其作为势垒严重阻碍了载流子传输。因此，在较大的反偏电压下，由空间电荷层的少数电子（或空穴）形成的漏电流无法顺利地从空间正（或负）电荷区扩散到另外一侧，进而限制了漏电流增大。若今后在实际器件测试中，观察到漏电流随温度显著变化，则需要考虑 NiO和 GaN 界面可能存在的缺陷辅助的隧穿机制，来更完善地解读异质结终端影响器件耐压的机理。参考文献1 V.A.K.Temple and W.Tantraporn,“Junction ter-mination extension for near-ideal breakdown voltage inp-n junctions,”IEEE Trans Electron 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Outlier Screening at Final Test.2022 IEEE 24thElectronics Packaging Technology Conference（EPTC）,2022,pp.806-8103 R.D.Heller.Near neighbor sort yield and wafer sortyield impact on product burn-in and a time dependentreliability study.2016 IEEE International ReliabilityPhysics Symposium（IRPS）,2016,pp.PR-2-1-PR-2-44 M.F.Zakaria;Z.A.Kassim,et al.Reducing burn-intime through high-voltage stress test and Weibullstatistical analysis.IEEE Design&Test of Computers,2006,pp.88-985 Melanie Po-Leen Ooi;Zainal Abu Kassim,et al.Shortening Burn-In Test:Application of HVST andWeibull Statistical Analysis.IEEE Transactions onInstrumentation and Measurement,2007,pp.990-999作者简介魏代龙，硕士，小华半导体有限公司产品工程部资深产品工程师，2010 年开始从事半导体芯片制造及芯片项目导入类工作。15 D.Koushik et al.,“Plasma-assisted atomic layerdeposition of nickel oxide as hole transport layer forhybrid perovskite solar cells,”J Mater Chem C Mater,vol.7,no.40,pp.12532-12543,2019,doi:10.1039/C9TC04282B16 M.Grundmann et al.,“Oxide bipolar electronics:materials,devices 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semiconductor devices,”AIPAdv,vol.6,no.5,p.055006,May 2016,doi:10.1063/1.494879422 E.Gaubas et al.,“Pulsed photo-ionization spec-troscopy in carbon doped MOCVD GaN epi-layers onSi,”Semicond Sci Technol,vol.33,no.7,p.075015,Jul.2018,doi:10.1088/1361-6641/aaca78作者简介黄永，博士，工程师，研究方向：氮化镓器件及其可靠性。91