用中小规模集成电路设计的数字钟.doc

图书分类号：密 级：用中小规模集成电路设计的数字钟SMALL AND MEDIUM-SCALE INTERGRATED CIRCUIT DESIGN WITH DIGITAL CLOCK 学生学号学生姓名学院名称信电学院专业名称电子信息科学与技术指导教师2010年05月18日 徐州工程学院毕业设计(论文)徐州工程学院学位论文原创性声明本人郑重声明： 所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用或参考的内容外，本论文不含任何其他个人或集体已经发表或撰写过的作品或成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标注。本人完全意识到本声明的法律结果由本人承担。论文作者签名： 日期： 年 月 日徐州工程学院学位论文版权协议书本人完全了解徐州工程学院关于收集、保存、使用学位论文的规定，即：本校学生在学习期间所完成的学位论文的知识产权归徐州工程学院所拥有。徐州工程学院有权保留并向国家有关部门或机构送交学位论文的纸本复印件和电子文档拷贝，允许论文被查阅和借阅。徐州工程学院可以公布学位论文的全部或部分内容，可以将本学位论文的全部或部分内容提交至各类数据库进行发布和检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。论文作者签名： 导师签名： 日期： 年 月 日 日期： 年 月 日摘要近年来，钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、定时广播、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，具有非常现实的意义。本次设计的数字钟是一种用数字电路技术实现时、分、秒计时的装置，并且在电路中加入了校时电路和整点报时电路，能够分别对时、分进行校正和整点报时，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。 关键词：秒脉冲；计数器；译码显示；校时；整点报时II徐州工程学院毕业设计(论文)目 录1 绪论12 数字钟电路的设计方案22.1电路组成框图22.2 方案设计与论证32.2.1 时钟脉冲产生电路.32.2.3 时间计数电路.52.2.4 译码驱动及显示单元电路.62.2.5 报时电路.63 数字钟电路的设计83.1秒脉冲产生电路的设计83.1.1 电路设计.83.1.2 使用器件介绍83.2 计数器电路的设计103.2.1六十进制计数器103.2.2十二进制计数器113.2.3使用器件介绍113.3 译码显示电路的设计133.3.1 电路设计133.3.2 使用器件介绍143.4 校时电路的设计163.4.1 电路设计163.4.2 基本RS触发器的介绍173.5 整点报时电路的设计193.5.1 电路设计193.5.2 使用器件介绍203.6 鸣叫电路的设计214 数字钟调试及分析224.1数字钟的调试224.2测试结果分析23总 结24致 谢25参考文献26附录1 集成块引脚排列图27附录2 数字钟整机电路图.28261 绪论时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间，现在，数字钟的产生给人们生活带来极大的方便，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，得到广泛的应用，小到人们日常生活中电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。近年来，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。目前，数字钟功能越来越强，并有多种大规模集成电路可供选择，从本次设计要求的角度考虑，后面章节主要介绍以中小规模集成电路设计数字钟的方法。一般数字钟的主要功能是：1、用数字显示时、分、秒,12小时循环一次。2、可以在任一时刻校准时间，要求可靠方便。3、能自动整点报时。随着社会的不断进步和科技的不断发展，数字钟已经逐步取代机械钟，将会成为人们工作、学习、生活中必不可少的工具。2 数字钟电路的设计方案2.1电路组成框图数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图2-1所示为数字钟的一般构成框图。图2-1 数字钟的整机框图晶体振荡器电路：晶体振荡器电路给数字钟提供一个频率稳定准确的32768z的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。分频器电路：分频器电路将32768HZ的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音频声波,较复杂的也可以是实时语音提示。2.2 方案设计与论证2.2.1 时钟脉冲产生电路方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。图 2-2 555与RC组成的多谐振荡器图方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。图 2-3 石英晶体振荡器图方案三：由集成逻辑门与RC组成的时钟源振荡器。图 2-4 门电路组成的多谐振荡器图用555组成的脉冲产生电路: R1=15*103，R2=68*103，C=10F，则555所产生的脉冲的为:f=1.43/(R1+2*R2)*103*10*106=0.947Hz,而设计要求为1Hz,因此其误差为5.3%,在精度要求不是很高的时候可以使用。石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.72K之间;对于CMOS门则常在10100M之间。由门电路组成的多谐振荡器的振荡周期不仅与时间常数RC有关，而且还取决于门电路的阈值电压VTH，由于VTH容易受到温度、电源电压及干扰的影响，因此频率稳定性较差，只能用于对频率稳定性要求不高的场合。综上分析，选择方案二，石英晶体振荡电路能够作为最稳定的信号源。2.2.2 分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。从尽量减少元器件数量的角度来考虑，这里可选多极进制计数电路CD4060和CD4040来构成分频电路。CD4060和CD4040在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为级进制计数器，可以将32768z的信号分频为z，其内部框图如图2.1所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。图 2-5 CD4046内部框图 图2-6 CD4040内部框图CD4040计数器的计数模数为4096（），其逻辑框图如图2-6。如将32768Hz信号分频为1Hz，则需外加一个8分频计数器，故一般较少使用CD4040来实现分频。综上所述，可选择CD4060同时构成振荡电路和分频电路。照图2-5，在和之间接入振荡器外接元件可实现振荡，并利用时计数电路中多一个2分频器（后述）可实现15级2分频，即可得1Hz信号。2.2.3 时间计数电路一般采用10进制计数器来实现时间计数单元的计数功能。为减少器件使用数量，可选74HC390，其内部逻辑框图如图2-7所示。该器件为双2-5-10异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。图2-7 74HC390(1/2)内部逻辑框图秒个位计数单元为10进制计数器，无需进制转换，只需将与（下降沿有效）相连即可。（下降没效）与1Hz秒输入信号相连，可作为向上的进位信号与十位计数单元的相连。秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为进制计数器的电路连接方法如图2-8所示，其中可作为向上的进位信号与分个位的计数单元的相连。图 2-8 10进制-6进制计数器转换电路分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的作为向上的进位信号应与分十位计数单元的相连，分十位计数单元的作为向上的进位信号应与时个位计数单元的相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行24进制转换。利用1片75HC390实现24进制计数功能的电路如图8所示。另外，图2-9所示电路中，尚余2进制计数单元，正好可作为分频器2Hz输出信号转化为1Hz信号之用。图2-9 24进制计数器电路2.2.4 译码驱动及显示单元电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段共阳极显示数码管。如图9所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。2.2.5 报时电路方案一：采用仿广播台整点报时的功能：每当数字钟计时快要到正点时候发出响声，通常按照四低音，一高音的顺序发出间断声，以最后一声高音结束的时刻为正点时刻。4低音（约500Hz）分别发生在59分51秒、发生在59分53秒、发生在59分55秒、发生在59分57秒、，最后一声高音（约1KHz）发生在59分59秒，他们的持续时间均为一秒。选蜂鸣器为电声器件，蜂鸣器是一种压电电声器件，当其两端加上一个直流电压时酒会发出鸣叫声，两个输入端是极性的，其较长引脚应与高电位相连，图2-10的三极管时为了驱动蜂鸣器。图 2-10 方案一报时电路方案二：方案二与方案一实现功能一样，电路不一样。图 2-11方案二报时电路3 数字钟电路的设计3.1秒脉冲产生电路的设计3.1.1 电路设计数字钟的秒脉冲产生电路通常由石英晶体振荡器加分频器构成。常见的石英晶体振荡器由CMOS反相器构成，选用振荡频率为32768Hz的石英晶体。因为32768=，只要经过分频就可以得到稳定度很高的秒信号。分频器选用14位二进制串行计数器CD4060，再加一级触发器二分频，就能够对石英晶体振荡器输出的32768Hz信号进行分频。图3-1所示是一种秒脉冲发生器的具体电路。图3-1 秒脉冲产生电路3.1.2 使用器件介绍1. 14位二进制串行计数器CD4060CD4060的引脚如图3-2所示。图3-2 CD4060引脚排列图CP：时钟（计数）脉冲输入端，下降沿有效。CP、：脉冲输出。CP与CP相位相同，与CP相位相反。RST：异步清零端高电平有效，即该端为高电平时计数器清零，该端通常处于低电平。Q4Q10、Q12、Q13、Q14：计数器分频器输出。电源电压VCC：4060为+（318）V，CD4060为+（4.55.5）V。输入电压：0VCC。CD4060典型传输延迟时间为58ns，最高工作频率为45MHz。表3-1芯片CD4060功能表输入输出CPRSTXH清除L计数L保持注：X上升沿或下降沿 下降沿 上升沿 H高电平 L低电平2触发器74LS74在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作分频、移位寄存等。这里只介绍74LS74型号的集成块。图3-3为双D74LS74的引脚排列及逻辑符号。功能如表3-2。图3-3 74LS74引脚排列及逻辑符号 引脚功能如下：异步预置端。低电平有效，即该端为低电平时，触发器Q端预置高电平。：异步清零端，低电平有效，即该端为低电平时，触发器Q端清零。CP：脉冲接收端。上升沿脉冲有效。Q：芯片脉冲的输出端。D：脉冲状态输入端。 芯片74LS74的典型传输延迟时间为19纳秒，最高工作频率33MHZ，典型总功耗为20毫瓦。表3-274LS74功能表输 入输 出CPD0110100100111101100111注：X任意态 高到低电平跳变 低到高电平跳变（）现态 ()次态 不定态从D触发器的特性方程不难看出，只要令D=，D触发器就可以构成T触发器，即构成D触发器的计数形式。图3-4（a）为D触发器的计数形式，图3-4（b）所示为其工作波形。图3-4 接成计数器形式的D触发器从图3-4（b）可以看出，每来一个CP脉冲，D触发器就翻转一次，显然能实现计数功能。3.2 计数器电路的设计3.2.1六十进制计数器在数字钟电路中，秒、分计数器均为六十进制计数器。如下图3-5所示。图3-5 六十进制计数器从图3-5看出，当十位片为0110状态、个位片为0000状态时，反馈与门的输出为1，使个、十位计数器均复位到0，从而完成六十进制计数的功能。3.2.2十二进制计数器在数字钟电路中，时计数器为十二进制计数器。如下图3-6所示。图3-6 十二进制计数器从图3-6看出，当十位片为0001状态、个位片为0010状态时，反馈与门的输出为1，使个、十位计数器均复位到0，从而完成十二进制计数的功能。3.2.3使用器件介绍1计数器74LS290图3-7是74LS290的外引脚图逻辑符号。表3-3是其逻辑功能表。（a）外引脚图 （b）逻辑符号图3-7 74LS290计数器引脚功能：、：异步清零端。高电平有效，即当该两端同时为高电平时，计数器清零，否则不能清零。在计数过程中该两端之一必须为低电平。、：异步置9端。高电平有效。即当该两端同时为高电平时，计数器输出置9。在计数过程中该两端之一必须为低电平。：二进制计数分频器和十进制计数器时钟输入端，下降沿有效。：二五进制计数器/分频器时钟输入端，下降沿有效。、：计数器/分频器输出端。作十进制计数时与相接；电源电压VCC：极限值+7V，一般使用+5V。芯片74LS290最高工作频率32MHz，典型总功耗40mW。表3-3 74LS290功能表输 入输 出CP1100000110000011100100计数00计数00计数00计数这种电路功能很强，可灵活地组成各种进制计数器。在74LS290内部有四个触发器，第一个触发器有独立的时钟输入端（下降沿有效）和输出端，构成二进制计数器；其余三个触发器以五进制方式相连，其时钟输入为（下降沿有效），输出端为、。计数器74LS290的功能如下。（1）直接置9功能当异步置9端和均为高电平时，不管其他输入端的状态如何，计数器直接置9。（2）清零功能当、中有低电平时，若、均为高电平，则计数器完成清零功能。（3）计数功能当、中有低电平以及、中有低电平这两个条件同时满足时，计数器可实现计数功能。2与门集成块74LS08如图3-8所示74LS08集成块的外引脚图。图3-8 74LS08外引脚图由图3-8可以看出，74LS08内部有4个与门，8个输入端，4个输出端。每个与门都是独立的。公式是：Y=AB。与门的逻辑功能：有0则0，全1则1。3.3 译码显示电路的设计3.3.1 电路设计译码显示电路主要由LED数码管和BCD码七段译码器两大部分组成，如图3-9所示，计时电路的输出信号作为译码显示电路的输入信号，分别从七段译码器的A、B、C、D端输入，从a、b、c、d、e、f、g输出，通过LED数码管显示。图3-9 译码显示电路3.3.2 使用器件介绍1LED数码管LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。图3-10（a）是一个七段显示LED数码管外形图。LED数码管有两种形式，即共阴型和共阳型。共阴型LED数码管，是将内部所有LED的阴极连在一起引出来，作为公共阴极；共阳型LED数码管是将内部所有LED的阳极连在一起引出来，作为公共阳极。具体电路如图3-10（b）和(c)所示。图3-10 七段显示LED数码管因为LED工作电压较低，工作电流也不大，所以可以直接用七段显示译码器驱动LED数码管。但是，要正确选择驱动方式。对共阴型LED数码管，应采用高电平驱动方式；对共阳型LED数码管，应采用低电平驱动方式。2七段译码器LED数码管通常采用图3-11所示的七段字形显示方式来表示09十个数字。七段显示译码器应当把输入的BCD码，翻译成驱动七段LED数码管各对应段所需的电平。图3-11 七段数码管字形显示方式74LS49是一种七段显示译码器，图3-12所示为它的逻辑符合，表3-4是它的功能表。从图3-12看出，74LS49电路有4个译码输入端D、C、B、A，1个控制输入端，7个输出端ag。图3-12 74LS49逻辑符号表3-4 74LS49的功能表DCBAabcdefg显示字形100001111110100010110000100101101101100111111001101000110011101011011011101100011111101111110000110001111111110011110011110100001101110110011001111000100011111011001011111100001111111110000000暗00000000暗分析它的功能表可以了解其逻辑功能，以便正确使用。译码输入端D、C、B、A应当输入8421BCD码，对应每一个编码，相应的输出端为高电平，以驱动七段显示的LED数码管。由于电路输出端“译中”时为高电平，因此，应当选用共阴型的LED数码管。若译码输入为8421码的禁用码的禁用码10101110，数码管则显示相应的符号；若输入为1111，数码管各段均不发光，处于灭灯状态。是灭灯控制器，当=1时，译码器处于正常译码工作状态；若=0时，不管D、C、B、A输入什么信号，译码器各输出端均为低电平，处于灭灯状态。利用信号，可以控制数码管按照我们的要求处于显示或者灭灯状态。例如用一个间歇的脉冲信号来控制，则数码管会间歇地闪亮。如果与灭0输出信号相配合，在多位数的显示系统中，可以利用把数字前部或者尾部多余的0熄灭，既方便读出结果，又可减少电源的消耗。3.4 校时电路的设计3.4.1 电路设计在刚接通电源或者时钟走时出现误差时，则需要进行时间的标准。置开关在手动位置，分别对时、分进行单独计数，计数脉冲由单次脉冲输入。一般的单次脉冲电路存在开关抖动问题，使电路无法正常工作，因此实际使用时，须对开关的状态进行消除抖动处理。通常采用基本RS触发器构成开头消抖电路。参见图3-13（a）。 图3-13 利用基本RS触发器防抖动开关电路及工作波形原理见图3-13（a）和（b）。当按下按钮开关时，a端变成高电平，b端应接地。虽然因机械弹性，b端不能立即良好接地，需要抖动若干次才能稳定在低电平，但只要b端出现了一次低电平，就已经将基本RS触发器置为0状态了，多几次抖动也不会影响其状态。松开按钮开关时的情况类似。3.4.2 基本RS触发器的介绍校时电路中用的主要器件是基本RS触发器，下面是对基本RS触发器的介绍。1.基本RS触发器的电路组成图3-14(a)所示为由两个与非门交叉连接组成的基本RS触发器。图3-14 与非门组成的基本RS触发器基本RS触发器胡两个输入端，一个称为Q端，另一个称为端。在正常情况下，这两个输出端总是逻辑互补的，即一个为0状态时，另一个为1状态。并且规定Q=1、=0为触发器的1状态；Q=0、=1为触发器的0状态。基本RS触发器有两个输入端和，称为置0端（或复位端），称为置1端（或置位端）。“”和“”文字符号上面的“-”号，表示这种触发器输入信号为低电平有效。图3-14（b）所示是基本RS触发器的逻辑符号，从图中可看出，由于和是低电平有效，故在输入端加“”符号。1.基本RS触发器的工作原理按照输入信号和不同状态的组合，触发器的输出与输入之间存在如下关系。（1）当=1时，假设触发器原来处于0状态，即Q=0、=1。由图3-14（a）中可以看出，门的两个输入端均为1，则有Q=0；Q=0反馈到门的输入端，使得=1，触发器保持0状态不变。同理，当=1时，若假设触发器原来处于1状态，则触发器将保持1状态不变。这说明，当=1时，触发器能够维持原来的状态不变，且无论处于哪个状态都是稳定的。（2）当=0、=1时，由于门的输入端有0，其输出端Q不管原状态是0或是1都将为1状态，即=1；而门因输入端全为1，其输出端Q为0状态，即触发器将为0状态。这说明，当=0、=1时，不管触发器原来的状态如何，触发器都将被置为0状态，即Q=0、=1的状态。这种情况称为触发器置0。（3）当=0、=1时，由于门的输入端Q不管原状态是0或是1都将为1状态，即Q=1；而门因输入端全是1，使为0状态。触发器被置为1状态，即Q=1、=0的状态。这种情况称为触发器置1。（4）若=0、=0，此时将出现Q=1的情况，触发器即不是0状态，也不是1状态。当和端同时回到1时，触发器究竟稳定在哪种状态不能预先确定。通常在实际应用时，应避免和端同时为0的这种状态。基本RS触发器对触发信号要求并不严格，只要负脉冲的持续时间大于两个门的传输延迟时间即可，这样，待两个输出端Q和都翻转完毕，电路就会稳定在新的状态。即使触发低电平信号消失了，电路靠两个门的互锁反馈将稳定在新状态上，可见基本RS触发器具有记忆功能。根据上述分析，由与非门组成的基本RS触发器的功能如表3-5所示。表3-5基本RS触发器功能表根据表3-5，设触发器初始状态为0，给定输入信号波形，可相应画出触发器输出端Q的波形，如图3-15所示。图3-15 基本RS触发器时序图从图中可以看出，当触发器的输入=0时，Q=1；接着同时出现=1时，则Q和的状态不能预先确定，通常用虚线或阴影注明，以表示触发器处于不定状态。直至输入信号出现置0或置1信号时，输出端的波形才确定。3.5 整点报时电路的设计3.5.1 电路设计如下图3-16所示。当计数到整点的前5秒钟，此时应该准备报时。当分计到59分时，将分触发器QH置1，而等到秒计数到55秒时，将秒触发器QL置1，然后通过QL与QH相“与”后再和1s标准秒信号相“与”而去控制低音喇叭鸣叫，直至59秒时，产生一个复位信号，使QL 清0，停止低音鸣叫，同时59秒信号的反相又和QH相 “与”后去控制高音喇叭鸣叫。当分秒从59分55秒计到00：00时，鸣叫结束，完成整点报时。图3-16 整点报时电路3.5.2 使用器件介绍1与非门集成块74LS0074LS00集成块的引脚排列如图3-17所示。图3-17 四2输入端与非门74LS00从图3-17中可以看出，74LS00集成块包含四个独立的与非门，并且是两输入一输出，公式是Y=。2与非门集成块74LS2074LS20集成块的引脚排列如下图3-18所示。图3-18双四输入与非门74LS20由图3-18中可以看出，74LS20集成块包含两个独立的与非门，并且是四输入一输出，公式是Y=。3.非门集成块74LS0474LS04集成块的引脚排列如下图3-19所示。图3-19 六反相器74LS04从图3-19中可以看出，74LS04集成块包含6个独立的非门，且是一输入一输出，公式是Y=。3.6 鸣叫电路的设计鸣叫电路由高、低两种频率通过或门去驱动一个三极管，带动喇叭鸣叫。1kHz和500Hz从晶振分频器近似获得。如上图3-16所示，图中CD4060分频器输出端和。输出频率为1024Hz，为512Hz。4 数字钟调试及分析4.1数字钟的调试数字钟的整机原理图见附录2,其工作原理如下:(1)由开关K1、K2同时打到自动位置：由石英晶体振荡器产生的Hz频率经过分频器CD4060的分频和一级触发器74LS74的2分频得到1Hz的秒脉冲，输入到秒个位74LS290芯片的端，通过相应地译码器74LS49显示计数。当秒计数器达到“60”时，通过与门74LS08自动清零重新计数并向分计数器74LS290的端进位，分计数器通过相应地译码器74LS49显示数字。当分计数器达到“60”时，通过与门74LS08自动清零并向时计数器个位74LS290的端进位，时计数器通过相应地译码器显示数字。当时计数器计到“12”时，清零端自动清零。完成12小时的计时。在计时的过程中，当分计到“59”分时，将分触发器QH置1，而等到秒计数到“55”秒时，将秒触发器QL置1，然后通过QL与QH相“与”后和1s标准秒信号相“与” 而去控制低音喇叭鸣叫，直至59秒时，产生一个复位信号，使QL 清0，停止低音鸣叫，同时59秒信号的反相又和QH相 “与”后去控制高音喇叭鸣叫。当分秒从59分55秒计到00：00时，鸣叫结束，完成整点报时。图 4-1时钟结果仿真图图 4-2秒钟个位时序图(2)当开关K1打到手动位置时：按一次按钮开关产生一个单次脉冲，对分进行校正。同理，当开关K2打到手动位置时，是进行的时校。图 4-3报时电路时序图4.2测试结果分析经测试之后，电路可以实现设计要求，可以实现数字钟的基本功能，比如计数，如图4-1，同时多功能模块校时功能和报时功能都可以使用，如图4-3。基于仿真结果可以认定，此次多功能数字钟的设计是成功的。总 结本次设计的数字钟是一种用数字电路技术实现显示秒、分、时的的计时装置，并且在电路中加了校时电路和整点报时电路，能够分别对时、分进行校正和整点报时，运用了多种不同的集成芯片，如74LS290、74LS49、CD4060等。在设计过程中可以看出，要掌握分析数字电路系统功能的方法，必须熟悉常用数字电路集成器件的功能及其基本应用。随着时代的发展，数字钟已逐渐取代了传统的机械钟，它与机械钟相比，具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用，为人们生活带来了极大的方便，而且扩展了钟表原先的报时功能，研究数字钟及扩大其应用有着非常现实的意义。本次设计的数字钟还有些不足之处，还可以在其之上加以改进，使功能更加完善，比如对秒的校正、语音整点报时等。致 谢本次毕业设计能够顺利的完成，在此我要特别感谢我的毕业设计辅导老师高玉芹。作为一个大专生，由于经验的匮乏，难免有许多考虑不周全的地方，高玉芹老师在我做毕业设计的每个阶段，从查阅资料，设计草案的确定和修改，做电子文档等整个过程中都给予了我悉心的指导。然后还要感谢大学所有的老师，为我们打下了应用电子专业知识的基础，此次毕业设计才会顺利完成。最后感谢学院对我的大力栽培。参考文献1徐磊，杨铮.电工、电子技术实习与课程设计.北京：中国电力出版社，2005年2张存礼，韩爱娟.电子技术综合实训.北京：北京师范大学出版社，2004年3华永平，陈松.电子线路课程设计.南京：东南大学出版社，2002年4廖先芸.电子技术实践与训练.北京：高等教育出版社，2005年 5邱寄帆，唐程山.数字电子技术.北京：人民邮电出版社，2005年6邱寄帆，唐程山.数字电子技术实验与综合实训.北京：人民邮电出版社，2005年 徐州工程学院毕业设计(论文)附录1 集成块引脚排列图 27徐州工程学院毕业设计(论文)附录2 数字钟整机电路图目录第一章、总论61.1 项目名称61.2 可行性研究的依据61.3 可行性研究的范围及主要内容61.4 项目提出的背景及投资的必要性61.4.1 项目提出的背景61.4.2 投资必要性71.5 项目概况71.5.1 项目主要建设内容71.5.2 项目总投资及资金来源81.5.3 效益分析81.6 项目厂址8第二章 产品的市场需求和拟建规模82.1 项目提出背景82.1.1 市场状况分析82.2 真人密室逃脱发展历史112.2.1 真人密室国内发展112.2.2 已进行的调查项目152.2.3选址初勘和初步测量工作情况192.3 投资的必要性192.4 拟建规模20第三章 资源、原材料及公共设施情况233.1 公共设施233.2 主要设备选择233.3游戏道具233.4道具材料233.5休闲娱乐道具24第四章 建设条件与建址选择264.1建设地点和选择264.1.1密室选址需要遵循以下原则264.1.2自然条件264.1.3 经济因素264.1.4政治因素264.1.5社会因素274.1.6自然因素274.1.7基础设施274.2 选址27第五章 设计技术方案285.1 真人密室逃脱简介及游戏背景285.1.1 前期准备295.1.2游戏流程295.1.3 室内其他布置325.1.4 营业时间325.1.5注意事项335.2项目营销方案策划335.2.