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FTU硬件具体设计说明书

产品线： 配电终端
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1. 引言 4
1.1. 序言 4
1.2. 文档术语 4
1.3. 参考文档 4
2. 开发环境 4
3. 硬件具体设计 5
3.1. 系统架构 5
3.2. 主板 5
3.2.1. 主板硬件框图 6
3.2.2. 模块1：CPU关键板 6
3.2.3. 模块2：时钟模块 18
3.2.4. 模块3：无线通讯 19
3.2.5. 模块6 以太网接口 25
3.2.6. RS232/RS485电路 26
3.2.7. SD卡模块电路 27
3.2.8. 直流量采集模块 28
3.2.9. USB HOST接口 30
3.3. 遥控遥信板 32
3.3.1. 硬件框图 32
3.3.2. 遥信电路模块 32
3.3.3. 遥控电路模块 33
3.4. 遥测板 34
3.4.1. 遥测板框图 34
3.4.2. 遥测电路模块 35
3.4.3. 电源模块 39
3.4.4. 41
3.4.5. 元器件总成本： 41
3.5. 硬件测试方法 41
4. FPGA逻辑设计 42
4.1. 子板逻辑 42
4.1.1. 架构概述 42
4.2. 主板逻辑 45
5. 结构工艺设计 45
5.1. 外观设计 45
5.1.1. 外形结构 45
5.1.2. 铭牌 46
5.1.3. 终端内部结构 46
5.2. 组屏方案 46
5.3. 其它 46
5.4. 46

1. 引言
1.1. 序言
1.2. 文档术语
1.3. 参考文档

2. 开发环境
硬件设施：一般个人PC
软件：protel99 se
Cadence 16.3

3. 硬件具体设计
3.1. 系统架构

3.2. 主板

3.2.1. 主板硬件框图

3.2.2. CPU关键板
3.2.2.1. 功效：
保留多种数据，参数设置等其它需要保留数据及给各功效模块提供逻辑接口。
3.2.2.2. 接口描述：
32位RISC嵌入式ARM9+DSP内核CPU：
OMAPL138ZWT，经过内置DDR2/mDDR控制器接口外扩1片32M/16位或64M/16 位DDR2 SDRAM：MT47H32M16HR/MT47H64M16HR；
经过内置外部存放器接口（EMIFA）外扩1片128MBytes NandFLASH：MT29F1G08ABAEAWP-IT和一片FPGA: ALTERA EP3C25F256;
经过内部集成网络接口控制一片网络芯片：LAN8720A；
CPU经过一个PWM口作为看门狗定时喂狗信号来控制CPU复位脚；
另外，CPU关键板把CPU内部集成外设接口（比如USB、UART、IIC、SPI、MMC/SD等）和GPIO口及FPGALVDS口引出到关键板接口上供其它功效模块接口使用。
3.2.2.3. 设计原理：
1）DDR2
因OMAPL138ZWT内部集成RAM 较小，需外扩一片RAM，可利用芯片内置DDR2/mDDR控制器接口外扩一片32M或64 M容量 DDR2 SDRAM： MT47H32M16HR或MT47H64M16HR接口如Figure 15-19所表示，引脚定义如Table 15-1所表示；

为满足信号完整性要求，需要在信号线进行端接处理。因只接了一片DDR芯片所以采取串行端接，原理图以下：

2）NANDFLASH
因OMAPL138ZWT内部集成ROM较小，需外扩一片NANDFLASH，可利用芯片内置EMIFA接口外扩一片1Gb或2Gb容量 NANDFLASH： MT29F1G08ABAEAWP-IT或MT29F2G08ABAEAWP-IT。外部存放器接口如Figure 20-1所表示，引脚定义如Table 20-1、Table 20-2、Table 20-3所表示；

外扩NANDFLASH如Figure 20-14所表示

为了降低R/B#脚延时时间，R/B#脚上接1K上拉电阻。原理图以下：

3）FPGA
因FTU需要采集交流信号及遥信信号和控制遥控信号众多，可利用EMIFA接口接一片FPGA进行预处理。关键板上FPGA和功效板上FPGA经过LVDS进行点对点通讯，将得到数据存放在各功效板相对应存放区里供CPU读取。从而提升系统实时性和简化电路设计。将FPGA作为SRAM存放器挂在CPUEMIFA接口上，其接口示意图如Figure 20-18红圈部分所表示；
LVDS接口需外加端接电阻，参数见FPGA数据手册，其原理图以下。
注：因所用FPGA芯片真实LVDS口不足，需使用一路仿真LVDS口。其端接电阻和真实LVDS接口不一样。

4）以太网
以太网芯片采取RMII接口LAN8720A，CPU经过内部集成EMAC（RMII）和MDIO和LAN8720A相连，来建立以太网物理层连接，其接口示意图如Figure 19-3所表示，引脚定义如Table 19-2所表示

外围电路见数据手册，其原理图以下：

5）看门狗
看门狗电路选择是Sipex 企业SP706REN-L，复位周期1.6S,连续时间200mS,采取软硬件控制，软件方法：CPU经过控制PWM口输出来控制看门狗电路；硬件方法：经过按键控制/MR电平来控制看门狗电路，原理图以下：

6）供电电路
为了预防输入电压过高保护后级电源管理芯片，在+5V电源输入端加一保护电路，当输入高于5.8V是输出关断，外加一个LED用以指示。当5V_IN>5.8V时，LED亮。

a) CPU供电：
CPU供电为一多电源供电系统，其供电电流和上电次序要求以下：

电源管理芯片采取TI企业TPS650250RHBR，经过控制DC-DC使能端来控制各电平上电次序。外围电路参数见数据手册。原理图以下：

上电次序逻辑电路以下，上电逻辑，+5V输入时_DCDC3拉高→VDCDC3输出VCC_1V3D→拉高EN_DCDC2→VDCDC2输出VCC_1V8D→拉高EN_DCDC1→VDCDC1输出VCC_3V3D.

b) FPGA供电
FPGA推荐供电电源参数以下表:

VCCIO采取两种电平供电，为LVDS口供电Bank1,2,3,5,6采取2.5V供电；其它Bank采取3.3V供电。电源芯片使用AS1301；

内核供电

LVDS总线供电

3.2.2.4. 可靠性设计（性能，EMC）：
a)静电防护：无
b)快速脉冲群防护：无
c)浪涌防护：无
3.2.2.5. 成本估量：
约380元
3.2.3. 时钟模块
3.2.3.1. 功效：
为系统提供实时时钟。断电情况下该时钟能保持3年以上。
3.2.3.2. 接口描述：
时钟芯片经过SPI总线和CPU相连。
3.2.3.3. 设计原理：
断电时钟保持时间T=1200mAh*30%/(550nA)=654545小时=74年
注：假设电池容量下降到70%时时钟芯片不能正常工作，1200mAh 为电池容量。

系统上电时，(3.3-0.6)>(3.6-0.6-0.6),VCC_3.3V给时钟芯片供电，仅当系统失电时3.6V电池才会给时钟芯片供电，D3为了预防3.6V给3.3V系统供电。

3.2.3.4. 可靠性设计
本部分在企业以往各产品中使用效果良好，时钟正确度高。
3.2.3.5. 成本估量
10元

3.2.4. 无线通讯
3.2.4.1. 功效
1、GPRS/CDMA通讯：在终端和主站之间经过公网或专网建立无线通讯，进行数据交换；
2、GPS通讯：经过GPS进行终端定位；
3、短距离无线通讯：当地调试用。
3.2.4.2. 接口描述
1、GPRS/CDMA模块：
CPU经过UART和GPRS/CDMA模块进行数据通讯，经过4个GPIO控制GPRS/CDMA模块运行及网络灯指示。
2、 GPS通讯模块接口：
因主CPU串口有限（只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA通讯），故用软串口和GPS模块进行通讯，外加两个GPIO控制GPS模块复位及唤醒。
下图为软串口框图。

3、 短距离无线通讯：
因主CPU串口有限（只有3路，2路用作232/485通讯、剩下1路用作GPRS/CDMA通讯），故用软串口和短距离无线模块进行通讯，外加两个GPIO控制短距离无线模块复位及睡眠。

3.2.4.3. 原理
硬件采取插板结构，和主板分离，保持主板不动更换不一样通讯模块，支持cdma，gprs通信模块。各模块对主板接口统一定义。

因为该模块I/O口许可输入最大电压是VEXT,即2.9~3V，所以输入信号需添加分压电路，这么输入信号大约被调整至2.7V周围，确保正常工作，另外，电阻R725根据数据手册看，因为该引脚内部已经上拉，所以该电阻能够省略，而且最好不要焊接，因为该脚许可外接电压最大为VDDEXT，但以往产品设计时候，全部加了该电阻，还未发觉问题。

模块原理图

电平转换电路

Sim卡接口
需要注意是，图中D1~D4四个静电防护器必需添加，替换以往该处使用是集成TVS芯片UCLAMP0504，节省成本。
2、GPS模块：
GPS模块选择SKG16A，经过CPU软串口将GPS信息传输给CPU.外加收发指示灯便于观察和调试。

3、短距离无线模块：
短距离无线通讯采取上海桑锐电子科技成品模块SRWF-1022，其提供透明数据接口，能适应任何标准或非标准用户协议，自动过滤掉空中产生假数据，用户无需编制多出程序，实现所收即所发。标准配置提供8个信道，可扩展到16/32信道。满足用户多个通信组合方法。提供2个串口三种接口方法，COM1为TTL电平UART接口。COM2为硬件RS-232/RS-485接口，相对于软口RS-232/RS-485接口，其带载能力更强（是软口6到8倍），工作愈加稳定。接口波特率为1200/2400/4800/9600/19200bps可选，格式为8N1/8O1/8E1用户自定义，可传输无限长数据帧，用户编程灵活。接口图以下；串口使用软串口。
因短距离无线通讯采取是成品模块，故只需在电路上加一对应接口。

3.2.4.4. 可靠性设计
1、 基于无线公网模块应用已经积累了一定经验，总得来说仍然是驱动层及应用程序层双重保护，驱动层经过查询模块，获取链路状态；应用程序经过和上位机通信超时机制判定链路状态；一旦发觉链路异常，即经过重启链路方法修复通信。
3.2.4.5. 成本估量
210元

3.2.5. 以太网接口
3.2.5.1. 功效
经过以太网，建立CPU和主站连接。
3.2.5.2. 接口描述
经过hp auto-mdix（交叉线自动侦测及切换）经过网络变压器连接到标准RJ45接头。
3.2.5.3. 设计原理
网口电路关键是依据网络芯片LAN8720A数据手册网口推荐电路。网络连接和传输指示灯采取独立LED灯指示。

3.2.5.4. 可靠性
以往产品在试验中偶发发生以太网通讯时浪涌试验引发终端损坏或重启等现象，随即改用独立网络变压器模式，大大降低出故障概率。
3.2.5.5. 成本估量
8元
3.2.6. RS232/RS485电路
3.2.6.1. 功效
将UART信号转化成RS232信号或RS485信号，用于RS232或RS485通讯。
3.2.6.2. 接口
RS232或RS485电路用过UART口和CPU相连。
3.2.6.3. 设计原理
因RS232和RS485外接端子是共用，故需一个双刀双掷开关进行切换。RS232电路和RS485电路沿用其它产品成熟电路。

3.2.6.4. 可靠性
该部分电路比较成熟，还未发觉问题
3.2.6.5. 成本估量
44.6元

3.2.7. SD卡模块电路
3.2.7.1. 功效
存放数据及参数。
3.2.7.2. 接口
SD卡模块经过CPU内置SD卡控制器接口和CPU相连。
3.2.7.3. 设计原理
全部数据线上全部加个47K上拉电阻用来预防振荡输入将引发非期望高电流损耗和进行卡侦测。各数据线上外加一静电防护器件预防插拔SD卡时产生静电干扰。

3.2.7.4. 可靠性

3.2.7.5. 成本估量
8元

3.2.8. 直流量采集模块
3.2.8.1. 功效
用以采集外接电压型（0~48V）/电流型（4~20mA）传感器信号。
3.2.8.2. 接口
外部传感器信号经过直流量采集模块信号转换后经AD芯片IIC总线传输给CPU。
3.2.8.3. 设计原理
直流采样部分比较关键是AD隔离输入电路，现采取是线性光耦电路，在有效隔离条件下确保输入输出线性度。应用线性光耦合器组成模拟信号隔离电路线性度好，电路简单，有效地处理了模拟信号和单片机应用系统电气隔离问题。驱动级、缓冲级采取组合型运算放大器,可使线性度提升。以下图：

电路关键由HCNR200型线性光耦和配套外围电路组成。HCNR200型线性光耦由发光二极管D1、反馈光电二极管D2、输出光电二极管D3组成。当D1经过驱动电流If时,发出红外光(伺服光通量)。该光分别照射在D2、D3上,反馈光电二极管吸收D2光通量一部分,从而产生控制电流I1。该电流用来调整If以赔偿D1非线性。输出光电二极管D3产生输出电流I2和D1发出伺服光通量成线性百分比。令伺服电流增益K1=I1/If，正向增益K2=I2/If，则传输增益K3=K2/K1=I2/I1,K3经典值为1。然后经过运放将I2转化成电压，供AD采集。此电路中K1=I1/IF≈R180/R181=20/10000=0.2%,I2≈I1=0.2% IF, VAD_DC2=R184*I2=136*IF≈136*I DC2。稳压管D55用于提供5.1V电压供运放工作。VCC经过R185、R186分压后给运放U35提供一个偏置电压，以赔偿U37，D55损耗电流。当输入为电压时，经过拨码开关使输入信号接到电压转电流电路,I=(DCV1*R65/(R65+R63))/R52
=0.377*DCV1(mA),DCV1=0~48V,故I=0~18.1 mA。

3.2.8.4. 可靠性

3.2.8.5. 成本估量
25元
3.2.9. USB HOST接口
3.2.9.1. 功效
用于当地程序升级及调试
3.2.9.2. 接口
USB HOST接口经过CPU内置USB2.0接口和CPU相连，支持USB2.0高速(480 Mbps)全速（12 Mbps）/低速（1.5 Mbps）三种模式。
3.2.9.3. 设计原理
1 原理图以下：
因CPU内部集成了USB2.0控制器，所以只需在电路上加一接口电路。此电路沿用其它产品成熟电路。

3.2.9.4. 可靠性
该电路经过之前产品反复验证，已经基础成熟，风险较低。
3.2.9.5. 成本估量
1.5元

3.3. 遥控遥信板
3.3.1. 硬件框图

3.3.2. 遥信电路模块
3.3.2.1. 功效
用于外部24V直流开入信息可靠采集，并经过FPAG实现LVDS总线上送信息到主板。
3.3.2.2. 接口
提供给外部开入信号为无源24V共负极接口方法，物理接口端子为间距3.5mm插拔式接线端子；和主板交换信息给接口方法为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。
3.3.2.3. 原理设计
1、模块由信号处理电路部分和采集上传部分组成。单路信号处理电路原理以下图：

2、采集上送功效电路在FPGA 芯片EP4CE6E22C8内部实现。96路经上述信号处理电路传输过来信号输入到FPGA I/O口，芯片把I/O口信息直接采集存放到内部寄存器，在接收到主板经过LVDS发送过来查寻要求时，再把内部寄存器信息调理成LVDS信号发送到主板上FPGA信息处理芯片上。
3、考虑到系统机械结构和信号实际分布情况，把信号设计成6路一组，4组信号分布在一块系统插板上，最多4块插板能实现采集96路外部信号，4块插板经过LVDS和主板实现点对点通讯式信息交换。
3.3.2.4. 可靠性
1、信号处理电路经过前期FTU产品反复验证，成熟，可靠。EMC性能达标。
2、采集上送功效电路由可编程芯片实现，且LVDS模块基础成熟，风险较低。
3.3.2.5. 成本估量
单路材料成本包含光耦、电阻、电容、二极管、发光管等。批量采购估量为：1.2元/路。

3.3.3. 遥控电路模块
3.3.3.1. 功效
经过FPAG实现LVDS总线接收主板遥跳、遥合命令信息，并经过I/O口控制驱动板载功率继电器动作，从而实现对外部开关装置控制功效。
3.3.3.2. 接口
提供给外部开关装置接口为继电器无源空触点，带载能力为：10A 220VAC 或10A 30VDC，物理接口端子为间距5.08mm插拔式接线端子；和主板接口方法为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。
3.3.3.3. 原理设计
1、模块驱动输出部分原理图以下：

2、设计思绪是：主板信息经过LVDS总线传输过来，FPGA 芯片EP4CE6E22C8内部实现LVDS差分信号接收解析，确定需控制对应I/O 管脚，把对应管脚由默认高电平输出，转换成低电平输出，对应管脚连接到如上图中YK1标识处驱动光耦，经过光耦实现隔离驱动功率继电器。
4、 考虑到系统机械结构和信号实际分布情况，把信号设计成2路（遥跳、遥合）一组，4组信号分布在一块系统插板上，最多4块插板能实现采集16组32路外部开关设备控制，4块插板经过LVDS和主板实现点对点通讯式信息交换。
5、 继电器选型要考虑触点负荷，继电器体积及价格。
3.3.3.4. 可靠性
1、驱动电路经过前期FTU产品反复验证，成熟，可靠。EMC性能达标。
2、信息接收处理功效电路由可编程芯片实现，且LVDS模块基础成熟，风险较低。
3.3.3.5. 成本估量
单路材料成本包含光耦、电阻、二极管、继电器等。批量采购估量为：13元/路。

3.4. 遥测板
3.4.1. 遥测板框图

3.4.2. 遥测电路模块
3.4.2.1. 功效
用于外部交流电压、电流信息可靠采集，并经过FPAG实现LVDS总线上送信息到主板。
3.4.2.2. 接口
输入经过装置内部高精度CT、PT获取外部交流信号，物理接口端子为间距8mm插拔式航空接线端子；获取交流信号经AD芯片转换并实时上传信息给主板，输出和主板接口方法为LVDS高速差分总线，物理接口端子为哈丁板卡连接端子。

3.4.2.3. 原理设计
1、 交流信号前级采集调理电路原理以下：

2、 信号选择电路原理图以下：

电路由模拟开关芯片ADG1334组成。模拟开关对信号隔离和信噪抑制能抵达-70DB。具体性能见下图（引用自芯片数据手册）。

3、 信号滤波采集电路原理以下。

此电路关键采取芯片AD7606模数转换芯片实现，AD7606工作在并行方法，无过采，模拟信号输入范围为-5V~+5V，采取外部参考电压标准，外部参考电压由芯片REF5025A提供。

4、 AD芯片控制和LVDS电路原理图以下。

FPGA 芯片EP4CE6E22C8内部实现和AD芯片AD7606总线接口电路，内部定时电路提供正确采样间隔时间，内部寄存器组提供数据缓存空间，内部LVDS电路把缓存空间数据调理成LVDS信号发送到主板。

3.4.2.4. 可靠性
1、AD采集电路前期经过反复验证，功效稳定可靠，对比以前模拟信号电路在采样精度上有很大提升。EMC性能达标关键在PCB设计时要预留足够安全间距。
2、电路中预留TVS管，保护芯片不受高压损坏，并预留安全地PGND改善EMC性能。
3、AD控制和LVDS电路由可编程芯片实现，且LVDS模块基础成熟，风险较低。
3.4.2.5. 成本估量
单路材料成本包含互感器、电阻、电容、AD部件、模拟开关部件等。批量采购估量为：25元/路。

3.4.3. 电源模块
3.4.3.1. 功效
此模块把外部电源模块提供电源经EMC可靠性处理后，分成3路24V电源。其中一路再经DCDC芯片降压处理后给装置提供可靠24V、12V和5V电源；第二路提供给外部操作回路使用，第三路给开入回路使用。
另外本模块还实现了电源电池管理功效控制和检测。
3.4.3.2. 接口
输入物理接口端子为间距5.08mm插拔式端子；输出物理接口端子为哈丁板卡连接端子。

3.4.3.3. 原理设计
1、电源部分原理图以下：

图中输入电源经共模抑制和滤波电路后再经气体放电管和压敏电阻对浪涌波形吸收处理后24V电源一路供给DCDC隔离模块，最终再经DCDC芯片降压产生5V和12V装置内部主电源；第2、3路分别再次经共模抑制和滤波电路和气体放电管和压敏电阻处理后供给外部操作回路、开入回路使用；
2、 电源电池管理功效控制和检测原理图以下：

此电路实现装置对后备蓄电池充放电状态监控及控制。包含电源故障、电池欠压、活化状态采集；电池活化开启、退出控制及电池退出控制等。
3.4.3.4. 可靠性
在4级极度恶劣电磁环境下此电路对浪涌等EMC干扰抑制性能有待深入验证，含有一定风险。可算是硬件设计疑难点。
3.4.3.5. 成本估量
材料成本包含压敏电阻、安规电容、共模电感、DCDC模块、DCDC芯片等。批量采购估量成本为：250元。
3.4.4. 元器件总成本：
关键板
380元
CPU板
415元
电源板
342元
背板
252元
遥测板*4
880*4=3520元
遥信遥控板*4
223*4=892元
机箱
800
总计
6601元

3.5. 硬件测试方法
依据硬件设计规范要求性能指标如信号完整性、电源纹波等，列出此次设计和性能指标对应信号、测试点。
测试点 1)：CPU系统电源，+3.3V
2): DDR2芯片电源，+1.8V
3): CPU内核电源， +1.3V
4）：USB内核电源， +1.2V
5）：USB物理层1.8V电源， +1.8V
5): 485通讯电源， +3.3V
6): 直流量采集电路电源电压， +5V
7): FPGA内核电源， +1.2V
8): LVDS总线电源， +2.5V
7): SPI通讯线；
8）：I2C通讯线；
9）：sUART/UART通讯线；

4. FPGA逻辑设计
分为子板逻辑和主板逻辑两部分。
4.1. 子板逻辑
子板逻辑以下图：
LVDS收发部分逻辑以下：

4.1.1. 架构概述
子板FPGA关键实现AD数据采集，遥信IO口数据采集，遥控IO口操作，数据编解码，数据发送，数据接收功效，遥测参数储存等功效。
FPGA内部逻辑关键由NIOS II软核处理器、AD7606接口模块、IO接口模块、EPCS FLASH控制接口模块，FIFO控制状态机，收发FIFO和LVDS收发电路组成。其中各模块经过AVALON MM总线和NIOS II处理器通讯。以下仅对关键模块进行说明。
1）、CDR模块，原理以下：
首先经过PLL产生两个相位相差90度频率为100MHz时钟，

利用CLK和CLK90上升和下降沿分别对LVDS端口接收来信号采样，以下图：

A、B、C、D分别代表CLK 0 度、90度、180度、270度4种不一样采集相位，假如在AB之间发觉数据有改变，则认为C点为目前数据最好采样点，以C点采集数据做为此次时钟采集数据，假如4个相位全部未发生改变，则沿用上一次最好采样点。
2）、8B/10B编解码模块
因为CDR经过侦测数据跳变沿来选择采样点，假如长时间数据没有改变，且发送和接收时钟频率和相位上误差和抖动，长时间使用同一个相位采样点话，会造成数据误判，这就是所谓直流平衡问题，针对这个问题，8B/10B编码应运而生。8B/10B编码是现在高速串行通信中常常见到一个编码方法，直观了解就是把8bit数据编码成10bit来传输。其工作原理以下：
8bit原始数据会分成两部分，其低5位进行5B/6B编码，高3位则进行3B/4B编码，这两种映射关系在当初已经成为了一个标准化表格。大家喜爱把8bit数据表示成Dxx.y形式，其中x=5LSB，y=3MSB。
比如一个8bit数据101 10101，x=10101（十进制为21） y=101（十进制为5），现在我们就把这8bit数据写成D21.5。
Dx.y形式在进行5B/6B和3B/4B编码中表示更直观，下面我们来看看两张编码表：对于8bit数据，它在表中位序为HGFEDCBA，即H为最高位，A为最低位，EDCBA经过5B/6B编码为abcdei，HGF经过3B/4B编码为fghj。传送10bit编码次序为abcdeifghi

对于D.x.7，当和5B/6B组合时D.x.P7和D.x.A7编码时必需选择一个来避免连续5个0或1.遇上连续5个0或1情况下使用“逗号码”（comma）来进行校准。D.x.A7用在x=17 x=18 x=20且RD=-1时或x=11 x=13 x=14且RD=+1时。当x=23 x=27 x=30时，使用K.x.7进行编码。其它情况下D.x.A7码不能被使用，她将造成和其它“逗号序列”产生冲突。
候补编码K.x.y许可K.28.1 K.28.5 K.28.7作为“逗号码”来确保数据流中唯一性。在本设计中我们就是使用候补编码及其补码来做为数据帧头和帧尾，来区分不一样类型数据。

3）、EPCS FLASH控制接口模块
此模块是利用FPGA配置芯片剩下空间来存放数据，EPCS控制芯片在配置完FPGA以后， NIOS II处理器可调用此模块来读写EPCS控制芯片。
4.2. 主板逻辑
主板逻辑框图以下：
主板逻辑结构较为简单，关键由8路LVDS收发电路、EMIFA接口模块组成。其中LVDS收发电路和子板相同，EMIFA接口类似外部存放器接口，DSP经过地址数据总线读取或写FPGA内部组成寄存器来收发数据，这其中遥测数据采取中止方法接收，每接收20个数据产生一次中止，遥信数据采取查询方法。

5. 结构工艺设计
5.1. 外观设计
5.1.1. 外形结构
终端采取6U高，宽19英寸型材机箱，其外形尺寸见下图：

5.1.2. 铭牌
无
4.1.3端子定义
端子定义图以下：

5.2. 结构设计
终端由背板（总线板），插件板（有CPU板、遥信/遥控板、模拟量采集板、功效扩展板及12块插件板），LCD板部分组成，各单元均采取模块化设计，方便生产、维护，也可依据用户实际需求灵活定制。
5.2.1. 板件结构尺寸
背板结构尺寸：

插件板结构尺寸：

LCD板结构尺寸：

5.2.2. 终端内部结构
详见《机箱结构图》