基于FPGA的上电时序控制.pdf

计算机与通信技术自动化应用基于FPGA的上电时序控制兰唯12,啸1（1.国防科技大学计算机学院，湖南长沙410 0 7 3;2.长沙人才集团有限公司，湖南长沙410 0 7 3）摘要：系统设计经常需要考虑FPGA、D SP及多种电源加电时序及复位管理，本文基于DSP芯片对多路电源的上电时序及复位要求，通过FPGA控制各种分散电源的上电顺序，完成DSP板上电复位。仿真结果和示波器测试结果验证了FPGA逻辑的有效性，能精确控制上电时间间隔，实现电源上电时序的控制，满足现有项目的实际需求。关键词：FPGA，D SP，上电时序控制中图分类号：TN79(1.College of Computer,National University of Defense Technology,Changsha,Hunan 410073,China;Abstract:In the system design,it is often necessary to consider FPGA,DSP and various power supply timing and resetmanagement.Based on the power supply timing and reset requirements of DSP chip,the power supply sequence of variousdistributed power sources is controlled by FPGA to complete the power reset of DSP board.The simulation results and theoscilloscope test results verify the effectiveness of FPGA logic,which can accurately control the power time interval,realizethe control of the power power time sequence,and meet the actual needs of existing projects.Key words:FPGA,DSP,power-on timing control文献标识码：AImplementation of Power-On Timing Control Based on FPGALAN Weil2,HU Xiaol2.Changsha Talent Group Co.,Ltd.,Changsha,Hunan 410073,China)0引言电源上电时序是芯片正常工作的重要因素，基于芯片要求，控制多路电源的上电顺序和上电间隔时间是关键。文献1基于单片机设计实现各路电源上电时序控制及电压电流监测，该设计系统简单可靠、稳定性高。文献2 采用可编程逻辑器件实现相应的控制时序控制各金氧半场效晶体管（MOSFET)栅极，再由金氧半场效晶体管再控制电源转换模块使能端，从而实现多路电源的上电时序控制以及电源间隔和上电顺序的灵活调整。文献3采用PLC输出，达到对西门子8 2 8 D数控系统和驱动器的上电、断电要求。文献4采用ARM与DSP架构的SOC芯片,基于AHB协议和SPI协议的虚拟FLASH控制接口对DSP进行上电。文献5根据微波系统对电源时序控制的要求,设计了电压控制电路，实现了上下电时序控制。文献6 记载了基于TI的时序控制芯片UCD90160,通过GPIO管脚来使能电源芯片并监控整个系统中的各路电源，根据整个系统时序要求配置各路电源的开启、关闭时间间隔。文献7一10 公开了多种上电时序控制电路,实现了芯片对多种电源的上电、断电时序控制，防止上电时出现损坏，提高作者简介：兰唯，女，19 8 6 年生，硕士，中级工程师，研究方向为电子与通信工程。了芯片的运行可靠性,延长了其使用寿命。文献11提出了开关电源时序控制的流程，评估了时序控制电路的上电、掉电时序控制,短路或过流保护控制。文献12 提出基于集成DSP上电复位状态机设计流程，通过上电复位机控制的方法进行程序加载、基线恢复控制，实现集成电路的逻辑时序控制及上电复位状态机设计。文献13基于DSP+FPGA硬件架构，FPGA采用Altera芯片，上电瞬间即可工作，实现了时序控制及硬件短路保护功能。本文基于DSP芯片对多路电源的上电时序及复位要求，通过FPGA控制各路电源的上电顺序，完成DSP板上电复位，通过仿真结果和示波器测试结果进行验证，满足现有项目的实际需求。1FPGA上电时序控制的逻辑实现1.1FPGA接口与外部芯片的接口FPGA与DSP芯片、多路电源芯片的接口关系结构图如图1所示。其中，左边为FPGA的输入信号，右边为FPGA的输出信号,FPGA芯片的型号为SPARTANXC3S200ANFTG256,FPGA接口输人输出信号的具体说明如表1所示。2023/16期|2 13自动化应用计算机与通信技术表1FPGA接口输入输出信号信号名类型clkinputDSP_RESEToutputRST_NinputVDD18_ENoutputVDD18_PGinputVDD_ENoutputVDD_PGinputVDDQ_ENoutputVDDQ_PGinput压和SERDES内核电源电压开始上电。在S3状态下，若说明SERDESIO电源电压上电完成VDDP15_PG为1,且输入时钟频率48 MHzSERDES内核电源电压上电完成VDDP_PG为1，同时计由FPGA输出信号给外部DSP芯片，赋值为1FPGA复位信号，低电平开始复位，RST_N为1时，FPGA正常工作，各路电源芯片开始上电IO电源电压使能信号VDD18_EN为1时，FPGA控制外部IO电源电压外部IO电源芯片输入给FPGA的信号，VDD18_PG为1时，表示I0电源电压上电完成内核电源电压使能信号VDD_EN为1时，FPGA控制内核电源电压外部内核电源芯片输入给FPGA的信号，VDD_PG为1表示内核电源电压上电完成DDRIO电源电压使能信号VDDQ_EN为1时，FPGA控制DDRIO电源电压外部DDRIO电源芯片输入给FPGA的信号，VDDQ_PG为1表示DDRIO电源电压上电完成数器VDDP15_en_cnt为ten_s3(010s)时,则进入 S4状态，DSP开始上电复位，即DSP复位信号DSP_POR由初始值1跳转为O值。在S4状态下,维持DSP_POR复位状态,若计数器 POR_cnt为ten_s4(010s)时,则进人 S5状态,DSP复位完成，即DSP_POR由O值1跳转为1值。在S5状态下,维持DSP_POR值为1的状态。VDD_EN=Ibl;SOVDD18_EN=I1b1POR_cntten_s4(S5VDDQ_EN=Ib1VDDP15_EN=Ib1;VDDP_EN=Ib1DSP_POR=OSERDESIO电源电压使能信号VDDQ_EN为1VDDP15_ENoutputVDDP15_PGinputVDDP_ENoutputVDDP_PGinputDSP_PORoutputclkRST_NVDD18_PGVDD_PGVDDQ.PGXC3S200ANFTG256VDDP15_PGVDDP_PG图1FPGA与DSP芯片、多路电源芯片的接口关系结构图1.2FPGA上电时序控制的状态机FPGA上电时序控制模块的状态机如图2 所示。SO状态下，各路电源使能信号VDD18_EN、VD D _EN、VDDQ_EN、VD D P15_EN、VD D P_EN的初始状态为0,DSP复位信号DSP_POR为1,控制模块等待IO电源电压使能信号VDD18_EN为1时，进人S1状态，IO电源电压开始上电。在S1状态下,若IO电源电压上电完成，即反馈给fpga信号VDD_PG为1,同时计数器VDD18_cnt为ten_s1(010s)时,则内核电源电压使能信号VDD_EN为1,且DDRIO电源电压使能信号VDDQ_EN为1,进人S2状态，内核电源电压和DDRIO电源电压开始上电。在S2状态下，若内核电源电压上电完成VDD_PG为1，且DDRIO电源电压开始上电完成VDDQ_PG为1，同时计数器VDDQ_cnt为ten_s2(010s)时,则SERDESI0电源电压使能信号VDDP15_EN为1，且SERDES内核电源电压使能信号VDDP_EN为1，进人S3状态，SERDESIO电源电214|自动化应用时，FPGA控制SERDESIO电源电压外部SERDESIO电源芯片输入给FPGA的信号，VDDP15_PG为1时，SERDESI0电源电压上电完成SERDES内核电源电压使能信号VDDP_EN为1时，FPGA控制SERDES内核电源电压外部SERDES内核电源芯片输入给FPGA的信号，VDDP15_PG为1时SERDES内核电源电压上电DSP复位信号DSP_POR由初始值1跳转为0 值时，开始上电复位DSP复位信号DSP_POR由0 值跳转为1值时，表示DSP上电复位完成VDD18_ENVDD_ENVDDQ.ENFPGASPARTANSODDSP_POR-1图2 FPGA上电时序控制模块的状态机图2实验验证2.1仿真验证完成FPGA上电时序控制模块的状态机仿真如图3所示。在FPGA复位RST_N为1后各路电源开始上电：IO电源电压使能信号VDD18_EN为1时，IO电源电压开始上电，当VDD_PG为1,说明I0电源电压上电完成；间隔0 10 s，内核电源电压使能信号VDD_EN为1,且DDRIO电源电压使能信号VDDQ_EN为1，内核电源电压、DDRIO电源电压分别开始上电，当VDD_PG、VD D Q _PG 分别为1，VDDP_ENVDDP15_ENDSP_RESETDSP_POR说明内核电源电压和DDRIO电源电压上电完成；间隔0 10s,SERDESIO电源电压使能信号VDDP15_EN为1,且SERDES内核电源电压使能信号VDDP_EN为1，SERDESIO电源电压、SERDES内核电源电压开始上电，当VDDP15_PG为1，且VDDP_PG为1，说明SERDESIO电源电压、SERDES内核电源电压上电完成；间隔0 10 s，当DSP_POR由初始值1跳转为O时，DSP开始上电复位；间隔0 10 s,DSP复位完成,DSP_POR由0 值跳转为1值。上述仿真验证结果说明FPGA逻辑的有效性，实现电源上电时序的控制，符合DSP芯片对多路电源的上电时序及复位要求,DSP板能正常上电。图3FPGA上电时序控制模块的状态机仿真图2.2板级验证本实验的验证平台是6 6 7 8 板卡，该板卡上有FPGA芯片、DSP芯片及多路电源芯片等，根据验证平台的硬件原理图分配引脚，生成bit文件,PC机通过Xilinx公司计算机与通信技术自动化应用JTAG接口下载到6 6 7 8 板卡的FPGA器件SPARTAN表3中，分4组设定两路电源的间隔时间：第1组设XC3S200ANFTG256内，具体测试情况如表2、表3所示。定的间隔时间为2 0 ms,第2 组设定的间隔时间为0 ms,第表2 第一次多路电源分组示波器测试记录3组设定的间隔时间为10 ms,第4组设定的间隔时间为测试点的设定波形序号信号名测试点电压值/VVDD18_ENTP13VCC1V81.8第1组VDD_ENVDD_EN第2 组VDDQ_ENVDDQ_EN第3组VDDP15_ENVDDP_EN第4组VDDP15_EN表3第二次多路电源分组示波器测试记录测试点的设定值/波形检序号信号名测试点电压值/VVDD18_ENTP13第1组VDD_ENVDD_EN第2 组VDDQ_ENVDDQ_EN第3组VDDP15_ENVDDP_EN第4组VDDP15_EN第一次多路电源分组示波器测试记录如表2 所示，分4组设定两路电源的间隔时间：第1组设定的间隔时间为1s,第2 组设定的间隔时间为0 s,第3组设定的间隔时间为2 s,第4组设定的间隔时间为0 s。使用示波器2 个探头接两路电源所对应的测试点，测试第1组，1V电压触发,第1组示波器波形检测记录如图4所示，波形检测的间隔时间为1s,波形检测值与设定值一致；测试第2 组，820mV电压触发，第2 组示波器波形检测记录如图5所示，波形检测的间隔时间为Os，波形检测值与设定值一致；测试第3组,8 2 0 mV电压触发，第3组示波器波形检测记录如图6 所示,波形检测的间隔时间为2 s,波形检测值与设定值一致；测试第4组，8 2 0 mV电压触发，第4组示波器波形检测记录如图7 所示，波形检测的间隔时间为Os,波形检测值与设定值一致。Hitrun图4第1组示波器波形检测记录图5第2 组示波器波形检测记录图6 第3组示波器波形检测记录图7 第4组示波器波形检测记录0ms。第二次多路电源分组示波器测试方法与第一次多路示波器值/s检测值/s1V电压11TP5VDDOV90.9TP5VDDOV90.9TP14VCC1V5 1.5TP14VCC1V51.5TP16VDDP15 1.5TP17VDDP 0.9TP16VDDP15 1.5VCC1V81.8TP5VDDOV9 0.9TP5VDDOV9 0.9TP14VCC1V5 1.5TP14VCC1V51.5TP16VDDP15 1.5TP17VDDP 0.9TP16VDDP15 1.5电源分组测试相同，使用示波器2 个探头接两路电源的所对应的测试点,测试第1组1V电压触发,示波器波形检触发820mV002200ms测值/ms202000101000测的间隔时间为2 0 ms，波形检测值与设定值一致；测试电压触发第2 组，8 2 0 mV电压触发，示波器波形检测的间隔时间为800mV0ms,波形检测值与设定值一致；测试第3组,8 0 0 mV电电压触发820mV电压触发示波器1V电压触发820mV电压触发800mV电压触发820mV电压触发压触发,示波器波形检测的间隔时间为10 ms,波形检测值与设定值一致；测试第4组,8 2 0 mV电压触发，示波器波形检测的间隔时间为0 ms,波形检测值与设定值一致。由表2、表3可知,FPGA逻辑能精确控制上电时间间隔，实现电源上电时序的控制，满足DSP板上电复位的需求。3结语本文采用FPGA控制各路电源的上电顺序，满足DSP芯片时序要求，完成DSP板上电复位，通过仿真和示波器波形测试,FPGA能精确控制上电时间间隔，满足现有项目的实际需求。1张彪,邢计元,王帅.板卡上电时序控制系统的设计和仿真J.网络安全与数据治理,2 0 2 3,42(1):9 8-10 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