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计算机组成与结构课后习题及部分答案
第1章 计算机系统概述
1. 概述计算机发展经过了哪几代？
2. 计算机由那些部分组成？
3. 计算机有哪些分类方法
4. 计算机硬件系统的性能指标有哪些？
5. 冯诺依曼计算机的主要设计思想是什么？
6. 什么是机器字长？它对计算机性能有何影响？
7. 计算机的工作过程是怎样的？
8. 计算机的应用领域有哪些？
9. 从第三代计算机开始， C 技术出现并得到发展
A.电子管 B.晶体管 C.集成电路 D. CPU
10. 冯诺依曼计算机中指令与数据都采用 D 表示。
A.十进制 B.八进制 C.十六进制 D.二进制
11. 冯·诺依曼计算机工作的基本方式的特点是 B 。
A.多指令流单数据流 B.按地址访问并顺序执行指令
C.堆栈操作 D.存储器按内容选择地址
12. 对于一个给定的程序，IN表示执行程序中的指令总数，tCPU表示执行该程序所需CPU时间，T为时钟周期，f为时钟频率(T的倒数)，Nc为CPU时钟周期数。设CPI表示每条指令的平均时钟周期数，MIPS表示CPU每秒钟执行的百万条指令数，请写出如下四种参数的表达式：
(1) tCPU (2) CPI (3) MIPS (4) Nc
答：(1) tCPU=Nc×T
(2) CPI=Nc/IN
(3) MIPS=IN/ (tCPU×106) = IN/ (Nc×T×106)
第2章 数据的表示与运算
1. 在定点二进制运算器中，减法运算一般是通过 D 来实现。
A.原码运算的二进制减法器 B.补码运算的二进制减法器
C.原码运算的十进制加法器 D.补码运算的二进制加法器
2. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是 D
A .11001011 B .11010110 C.11000001 D.11001001
3. 已知X为整数，且[X]补=10011011，则X的十进制数值是 B 。
A. +155 B.-101 C.-155 D. +101
4. 在机器数 B C 中，零的表示是唯一的。
A.原码 B.补码 C.移码 D.反码
5. IEEE754标准32位浮点数格式中，符号位为1位，阶码为8位，它所能表示的最大规格化正数为 A 。
A. +(2-2-23)×2+127 B.+(1-2-23)×2+127 C. +(2-2-23)×2+225 D.2+127-2-23
6. 某机字长32位，其中1位为符号位，31位表示尾数。若用定点小数表示，则最大正小数为 B 。
A.+(1-2-32) B.+(1-2-31) C.2-32 D.2-31
7. 两浮点数相加，求X+Y。
已知：X=2010·0.11011011, Y=2100·(-0.10101100)
8. 补码一位乘法：设X=-0.1101，Y=0.1011，求［X·Y］补
9. 设机器字长16位。定点表示时，数值位15位，符号位1位；浮点表示时，阶码6位，其中阶符1位；尾数10位，其中数符1位；阶码的基数为2。试求;
(1)定点原码整数表示时，最大正数、最小负数各为多少？
(2)定点原码小数表示时，最大正数、最小负数各为多少？
(3)浮点原码表示时，最大浮点数与最小浮点数各为多少?
10. 写出下列各二进制数的原码、补码与反码。
0.1010；0；-0；-0.1010；0.1111；-0.0100。
11. 设计用若干个全加器与若干个与门、或门实现的8421码十进制加法器单元。
12. 设有16个信息位，若果采用海明检验，至少需要设置多少个校验位？应放在哪些位置？
答：需5个检验位，应放在从低到高的第1、2、4、8、16位上
13. X=-0.0100，Y=0.1111用加减交替法原码一位除计算X/Y的商与余数？若用加减交替法补码一位除结果是多少？
第3章 存储器层次结构
1. 存储单元是指___ B __。
A.存放一个二进制信息位的存贮元 B.存放一个机器字的所有存贮元的集合
C.存放一个字节的所有存贮元的集合 D.存放两个字节的所有存贮元的集合
2. 微型计算机系统中，操作系统保存在硬盘上，其主存储器应该采用__ A ___。
A.RAM B. ROM C.RAM与ROM DP
3. 主存储器是计算机系统的记忆设备，它主要用来__ C ___。
A.存放数据 B.存放程序 C.存放数据与程序 D.存放微程序
4. 某计算机主存容量为64KB，其中ROM区为8KB，其余为RAM区，按字节编址。现在用4K×8位的EPROM芯片与8K×4位的SRAM芯片来设计该存储器，则需要上述规格的EPROM芯片数与SRAM芯片数分别是__ B ___。
A.1,15 B.2,14 C.1,14 D. 2,15
5. 双端口存储器所以能高速进行读 / 写，是因为采用___ D ___。
A.高速芯片 B.新型器件 C. 流水技术 D. 两套相互独立的读写电路
6. 某DRAM芯片，其存储容量为64K×16位，该芯片的地址线与数据线数目为___ D ___。
A.64， 16 B.16， 64 C.64， 8 D.16， 16
7. 用8K×8位SRAM芯片设计一个64K×32位的存储器，需要SRAM芯片数目是__ B_片。
A .64 B. 32 C. 16 D. 24
8. EPROM是指__ D___。
A.随机读写存储器B.只读存储器C.可编程只读存储器D.紫外光可擦可编程只读存储器
9. 交叉存储器实质上是一种多模块存储器，它用__ A __方式执行多个独立的读写操作。
A. 流水 B. 资源重复 C. 顺序 D. 资源共享
10. 用128K×8位的SRAM芯片设计一个总容量为512K×16位的存储器，即能满足字节存取，又能满足以16位字节的存取。画出存储器芯片的连接图。
11. 有一个512K*16的存储器，由64K*1的2164RAM芯片构成(芯片内是4个128*128结构)，设读/写周期T=0.1us，问：
(1)总共需要多少个RAM芯片？
(2)采用分散刷新方式，如单元刷新间隔不超过2ms，则刷新信号的周期是多少？
(3)采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号的周期是多少？
(4)如果采用集中刷新，存储器刷新一遍最少用多少时间？
答：（1）(512/64)×(16/1)=128片
（2）2*0.1us=0.2 us us
（3）2/128= 0.015625ms=15.6 us
（4）128×0.1=12.8 us
12. 某机器中，已知有一个地址空间为0000H~1FFFH的ROM区域，先在用RAM芯片(8K*4)形成一个16K*8的RAM区域，起始地址为2000H，假设RAM芯片有与信号控制端。CPU地址总线为A15~A0，数据总线为D7~D0，控制信号为(读/写)，(当存储器进行读写操作时，该信号只是地址总线上的地址是有效地)。要求画出逻辑图。
13. 下图表示一个DRAM经由总线的读操作时序，存取时间t1到t2为60ns，刷新时间t2到t3为40ns。
(1)存储周期是多少？
(2)假定这个DRAM 用l位输出，它所支持的最大数据传输率是多少？
(3)使用这些DRAM芯片构成32位宽的存储器系统，其产生的数据传输率是多少？
14. 设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映象（即Cache每组内共有4个字块）的Cache组织，要求：
（1）画出主存地址字段中各段的位数；
（2）设Cache的初态为空，CPU依次从主存第0、1、2……99号单元读出100个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？
（3）若Cache的速度是主存的6倍，试问有Cache与无Cache相比，速度提高多少倍？
15. 某计算机的CACHE-主存层次采用组相联映射方式，字块大小为128B，CACHE容量为64块，按4块分组，主存容量为4096块，按字节编址，问:
（1）主存地址共需多少位？
（2）主存地址字段中主存字块标记，组地址标记与块内地址各需多少位？
（3）说明层次结构的存储系统中采用CACHE与虚拟存储器的目的有何不同。
16. 设某流水线计算机有一个指令与数据合一的Cache，已知Cache的读／写时间为10ns，主存的读／写时间为100ns,cache的命中率为95%，为简化起见，假设指令流水线在任何情况下都不阻塞。问：设置cache后，与无cache比较，计算机的运算速度可提高多少倍？
17. CPU执行一段程序时，cache完成存取的次数为5000次，主存完成存取的次数为200。已知cache存取周期为40ns，主存存取周期为160ns。求Cache 命中率与平均访存时间。
第4章 指令系统
1. 指令系统中采用不同寻址方式的目的主要是__ B ___。
A. 实现存贮程序与程序控制 B. 缩短指令长度，扩大寻址空间，提高编程灵活性
C. 可以直接访问外存 D. 提供扩展操作码的可能并降低指令译码难度
2. 下列关于计算机指令系统的描述中，正确的是___D___。
A. 不设置浮点运算指令的计算机不能用于科学计算
B. 处理大量输入输出数据的计算机一定要设置十进制运算指令
C. 同系列中不同型号的计算机，保持软件向上兼容的特点
D. 指令系统改进围绕缩小指令与高级语言的语义差异及有利于操作系统优化进行
3. 变址寻址方式中，操作数的有效地址等于__ C ___。
A. 基值寄存器内容加上形式地址（位移量）
B. 堆栈指示器内容加上形式地址（位移量）
C. 变址寄存器内容加上形式地址（位移量）
D. 程序记数器内容加上形式地址（位移量）
4. 某机器字长16位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC自动加1。若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是___ C ___。
A.2006H B.2007H C.2008H D.2009H
5. 为了缩短指令中某个地址段的位数，有效的方法是采用___ C ___。
A.立即寻址 B.变址寻址 C.间接寻址 D.寄存器寻址
6. 下列给出的指令系统特点中，有利于实现指令流水线的是___D___。
I. 指令格式规整且长度一致
II. 指令与数据按边界对齐存放
III. 只有Load/Store指令才能对操作数进行存储访问
A.仅I、II B. 仅II、III C. 仅I、II I D. I、II、III
7. 偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址，下列寻址方式中，不属于偏移寻址方式的___A___。
A.间接寻址 B.基址寻址 C.相对寻址 D.变址寻址
8. 一条指令包含两方面的信息，一是___操作码___字段，表示“做什么”的操作信息。二是__地址码_字段，用于指定要参与操作的操作数的地址信息。
9. 某计算机字长16位，它的存储容量为128KB，若按字编址，它的寻址范围为_0-64K_
10. 什么是指令系统？
11. 什么是定长操作码指令格式与扩展操作码指令格式？
12. 什么是指令系统的形式地址与有效地址？
13. 常见的寻址方式有哪些？
14. 一种两地址指令的结构如下所示，其中I为间接寻址标志位，X为寻址模式字段，D位偏移量字段。通过I、X、D的组合，可构成下表所式的寻址方式。请写出六种寻址方式的名称。
6位 4位 1位 2位 16位
OP
----
通用寄存器
I
X
偏移量D
寻址方式表：
寻址方式
I
X
有效地址E算法
说 明
(1)
(2)
(3)
(4)
(5)
(6)
0
0
0
1
1
0
0 0
01
10
11
00
11
E=D
E=(PC) ± D
E=(R2) ± D
E=(R3)
E=(D)
E=(R1) ± D

R2为变址寄存器

R1为基址寄存器
答：(1)直接寻址 (2)相对寻址 (3)变址寻址 (4)寄存器间接寻址
(5)存储器间接寻址 (6) 基址寻址
15. 在一个36位指令字长的指令系统中，设计出能够同时满足下列3个要求的指令扩展码。
（1）7条具有两个15位地址与一个3位地址的指令。
（2）500条具有一个15位地址与一个3位地址的指令。
（3）50条无地址指令
16. 某计算机字长32位，有16个通用寄存器，主存容量为1MB，采用单字长二地址指令，共有64条指令，试采用四种寻址方式（寄存器寻址、直接寻址、变址寻址、相对寻址）设计指令格式，并说明各种寻址模式下，有效地址如何计算。
答：64条指令需占用操作码字段（OP）6位，源寄存器与目标寄存器各4位，寻址模式（X）2位，形式地址（D）16位，其指令格式如下：
31 26 25 22 21 18 17 16 15 0
OP
目标
源
X
D
寻址模式定义如下：
X= 0 0 寄存器寻址 操作数由源寄存器号与目标寄存器号指定（1.5分）
X= 0 1 直接寻址 有效地址 E= (D) （1.5分）
X= 1 0 变址寻址 有效地址 E= (Rx)＋D （1.5分）
X= 1 1 相对寻址 有效地址 E=（PC）＋D （1.5分）
其中Rx为变址寄存器（10位），PC为程序计数器（20位），位移量D可正可负。
该指令格式可以实现RR型，RS型寻址功能。
17. 某指令系统字长16位，每个操作数的地址码长度长6位，指令分为无操作数、单操作数与双操作数三类，若双操作数指令为K条，无操作数指令为L条，问单操作数指令最多可能有多少条？
答：操作数地址6位，则OP字长16-6*2=4位，则：
双操作数最多设计24个，即24>=K
单操作数（将一个操作数地址并入OP，OP现在是10位）最多设计(24-K)*26。
所以(24-K)*26>=X
无操作数（再将操作数地址并入OP）最多设计[(2^4-K)* 26-X]* 26个。
所以[(24-K)*26-X]*26>=L
将最后一个不等式移项得：X<=(24-K)* 26-L/(26)
因此单操作数指令X最多(24-K)*226-L/(26)条
第5章 中央处理器（CPU）
1. CPU的主要功能有哪些？
2. 什么是CPU的数据通路？
3. 简述指令的执行过程。
4. 微程序控制器中，机器指令与微指令的关系是__ B __
A. 每一条机器指令由一条微指令来执行
B. 每一条机器指令由一段由微指令编程的微程序来解释执行
C. 一段机器指令组成的程序可由一条微指令来执行
D. 一条微指令由若干个机器指令组成
5. 控制器的同步控制方式是指___ C ___
A. 只适用于CPU控制的方式
B. 只适用于外围设备控制的方式
C. 由统一时序信号控制的方式
D. 所有指令执行的时间都相同的方式
6. 关于硬布线控制与微程序控制的描述不正确的是__ B ____
A. 微程序控制电路规整，应用广泛
B. 硬布线控制设计复杂，易于修改
C. 指令系统复杂的计算机，一般采用微程序控制
D. 在超高速机器中，对影响速度的关键部分(如CPU)往往采用硬布线控制
7. 下列关于RISC的叙述中，错误的是__A___
A. RISC普遍采用微程序控制器
B. RISC大多数指令在一个时钟周期内完成
C. RISC的内部通用寄存器数量相对CISC多
D. RISC的指令数、寻址方式与指令格式种类相对CISC少
8. 下列不会引起指令流水阻塞的是__ A ___
A. 数据旁路 B. 数据相关 C. 条件转移 D. 资源冲突。
9. 某CPU结构如下图所示，其中有一个累加寄存器AC、一个状态寄存器PSR与其他四个寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1）标明图中四个寄存器的名称；
（2）简述指令从主存取到控制器的数据通路；
（3）简述数据在运算器与主存之间进行存/取访问的数据通路。
主存储器M
a
c
b
AC
ALU
PSR
d
操作控制器
+1
CPU

答：（1）a-数据寄存器DR，b-指令寄存器IR，c-地址寄存器AR，d-程序计数器PC
（2）M→DR→IR→控制器
（3）存：运算器→AC→DR→M； 取：M→DR→运算器
10. 某机采用微程序控制方式，微指令字长为32位，微指令采用水平型格式（含微指令字段、判别测试字段、下址字段三部分），控制微程序转移条件4个（直接控制），共有56个微命令，构成五组互斥类，各包含6个、8个、14个、3个、25个微命令
（1）设计出微指令的具体格式；
（2）控制存储器的容量应为多少。
答：（1）五组互斥类分别占用3、4、4、2、5位，所以微指令字段占用18位。
判别测试字段占用4位。
微指令字长为32位，所以下址字段占用（32-18-4=）10位。
18 4 10
微指令的格式为：
微指令字段
下址字段
判别测试字段

（2）控制存储器的容量应为1K（210）
第6章 总线
1. 什么叫总线？为什么要制定计算机总线标准？
2. 计算机总线可以分为哪些类型？
3. 评价总线的性能指标有哪些？
4. 简述总线传输的过程。
5. 根据连接方式不同，在单机系统中主要采用哪些总线结构，简要介绍各种方式的特点。
6. 常见的集中式总线仲裁有哪几种，各有何特点？
7. 什么是同步定时与异步定时？
8. 常见的内部总线有哪些？
9. 简述PCI总线的性能特点。
10. 常见的外部总线有哪些？
11. 下列选项中的英文缩写均为总线标准的是 D 。
A. PCI、CRT、USB、EISA
B. ISA、CPI、VESA、EISA
C. ISA、SCSI、RAM、MIPS
D. ISA、EISA、PCI、PCI-Express
12. 假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期点用2个时钟周期，总线时钟频率为10MHz，则总线带宽是 B 。
A. 10MB/s B. 20MB/s C. 40MB/s D. 80MB/s
13. 某总线有104根信号线，其中数据总线(DB)32根，若总线的工作频率为33MHz，则其理论最大传输速率是 C 。
A. 33MB/s B. 64MB/s C. 132MB/s D. 164MB/s
14. 某总线时钟频率是66MHz，在一个64位总线中，总线数据传输周期是7个时钟周期传输6个字的数据块，则
（1）总线的数据传输率是多少？
（2）如果不改变数据块的大小，而是将时钟频率减半，这时总线的数据传输率是多少？
（3）分析哪些因素影响带宽。
答：（1）66×8*6/7=452MB/s
（2）226 MB/s
（3）总线时钟频率、总线宽度、总线数据传输周期
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