实验六计数器设计.doc

实验六 计数器设计
08信息安全1班 葛欣明 20080830105
一、实验内容
1、设计一个同步的十进制加计数器，状态为0→1→2→3→4→5→6→7→8
→9→0…，带清零端。
2、用上面设计的十进制计数器打包，设计一个三位的十进制计数器，具体
进制为本人学号前加1(如学号为1 号，则设计一个101 进制的计数器），下载验证要求用七段数码管显示。
二、设计思想
（1）.以卡诺图连线：
QD*=QD’
QC*=QA’*QC’*QD+QC*QD’
QB*=QB’*QC*QD+QB*QC*QD’+QB*QC’
QA*=QA*QD’+QB*QC*QD
（2）.以十进制计数器为基础，前一个计数器完成一个完整的10进制计数周期后，rco输出一个高电平，作为下个计数器的时钟信号。依此类推，当第一个计数器到达4同时第三个计数器到达1时，也就是计数器到达102时，自动清零，实现105位计数器。
三、实验电路

10进制加计数器

三位10进制计数器，进制为105的计数器
四、波形仿真

五、实验总结
经过本次试验，进一步的了解了由卡诺图对电路的数据，也学会了在调试中发现电路的错误。重新熟悉了逻辑电路的设计。