一种源漏缓冲浮栅型低漏电场效应晶体管.pdf

1引言MOSFET 的问世标志着栅控器件主流时代的到来。因其拥有较快的开关速度、较小的器件结构面积、较小的静态工作电流，且易于集成，被广泛应用于集成电路生产制造的各个领域。根据摩尔定律的发展规律，集成电路的门电路由原来的几千门逐步过渡到现代社会的数十亿门,才能完成一个大规模的电路，因此需要对传统的 MOSFET 做出不断的优化，以跟上发展的脚步1-4。因此，在 MOSFET 技术的基础上，更加优秀的 FINFET 应运而生。FINFET 鳍形结构增大了栅围绕沟道的面，加强了栅对沟道的控制，从而有效缓解平面器件中出现的短沟道效应，大幅改善电路控制并减小漏电流5-8。根据 FINFET的自身特点，需要更小的反向漏电流和更大的正向导电。为进一步改善器件性能，在此尝试引入浮栅结构，提出一种源漏缓冲浮栅型低漏电场效应晶体管，简称为 FG_FINFET。2器件结构与工作原理2.1FG_FINFET 结构与参数如图 1 所示为源漏缓冲浮栅型低漏电场效应晶体管在 Silvaco TCAD 软件下构成器件的俯视图。其中，对称的源/漏电极由金属铝构成，其余可见部分一种源漏缓冲浮栅型低漏电场效应晶体管唐强，靳晓诗（沈阳工业大学信息科学与工程学院，沈阳 110870）摘要:为解决当前主流晶体管 MOSFET 的反向泄漏电流较大的问题，并对传统 FINFET 做进一步优化，提出一种源漏缓冲浮栅型的具有较低漏电的场效应晶体管。所设计出的双向开关装置具有低静态功耗和低反向泄漏电流，只需一个独立外部供电的栅电极就可控制器件的导通、关断和浮栅擦写功能。通过改变器件中浮栅注入的电荷类型以及半导体中的掺杂浓度，即可使器件工作在不同的模式下，还可使整个器件拥有更低的反向漏电流和更高的正向导通电流。整体结构相互对称，源漏可以互换，因此具有更好的兼容性。关键词：鳍式场效应晶体管；浮栅；低漏电；低功耗DOI：10.3969/j.issn.1002-2279.2023.04.005中图分类号:TN386文献标识码:A文章编号：1002-2279（2023）04-0015-04A Source-Drain Buffered Floating Gate Field-Effect Transistorwith Low LeakageTANG Qiang,JIN Xiaoshi(School of Information Science and Engineering,Shenyang University of Technology,Shenyang 110870,China)Abstract:In order to solve the problem of large reverse leakage current of current mainstreamtransistor MOSFET,and further optimize the traditional FINFET,a source-drain buffered floating gatefield effect transistor with low leakage is proposed.The designed bidirectional switching device has lowstatic power consumption and low reverse leakage current,and only an independent external power supplygate electrode can control the on/off and floating gate erasing functions of the device.By changing thetype of charge injected into the floating gate and the doping concentration in the semiconductor,thedevice can work in different modes,and the whole device can have lower reverse leakage current andhigher forward conduction current.The whole structure is symmetrical and the source and drain can beinterchanged,so it has better compatibility.Key words:Fin FET;Floating gate;Low leakage;Low power consumption作者简介：唐强（1996），男，四川省绵阳市人，硕士研究生，主研方向：微型半导体器件设计。收稿日期：2023-02-03微处理机MICROPROCESSORS第 4 期2023 年 8 月No.4Aug.，2023微处理机2023 年为由二氧化硅构成的绝缘介质阻挡层。在图 1 的基础上沿 A 切线截取得到如图 2 的截面图，所有重要参数都已经在图中标明。由图可以看出器件的内部结构主要包括体硅和其内部重掺杂区，在硅的两侧形成浮栅控制区；整个体硅被栅极绝缘层包裹；在二氧化铪栅极绝缘层和由二氧化硅构成的防电荷流失绝缘层之间加入了浮栅结构；左右两侧则为主控栅极。在图 1 的基础上按照 B 切线以及 C 切线再次进行截取，分别得到截面图，如图 3、图 4 所示。所有重要的参数都已经在图中标明。在以上各图中，仿真时用到的主要结构和电学参数具体值如表 1 所示。2.2工作原理在 FG_FINFET 结构中，首先是通过对控制栅电极施加反向或正向电压，利用栅电极绝缘层在高电场强度下所产生的隧道效应，向双括号浮栅结构中写入正电荷或负电荷。通过浮栅中存储的正电荷或负电荷对浮栅控制区所产生的场效应，来控制重掺杂源/漏区与浮栅控制区之间所形成的电阻值；同时，通过浮栅内正电荷或负电荷对浮栅控制区所产生的场效应，来调控浮栅控制区中堆积的载流子浓度。当可互换重掺杂源漏区均为 N 型重掺杂区，且浮栅内被设置为存储正电荷时，晶体管将工作在 N 型模式；当可互换重掺杂源漏区均为 P 型重掺杂区，且浮栅内被设置为存储负电荷时，晶体管将工作在 P 型模式。以 N 型为例，当栅电极正偏，且浮栅内存储电荷为正电荷时，浮栅控制区在电场效应的作用下形成电子堆积效应，使该区呈现低阻状态。源漏缓冲浮栅型低漏电场效应晶体管处于正向导通低阻状态时，当栅电极反偏，且浮栅内存储电荷仍为正电荷时，栅电极与双括号浮栅内存储的正电荷各自的场效应很大程度上相互抵消，因此浮栅控制区内的电场强度较小，隧道效应不明显，以此达到控制反向漏电的效果。3仿真与分析3.1FG_FINFET 与 FINFET 对比利用仿真软件 Silvaco TCAD 对拥有相同尺寸的 FG_FINFET 和传统 FINFET 结构进行仿真。首先得到两种器件各自的转移特性曲线并加以比较，结果如图 5 所示。图 4沿 C 线的截面图图 3沿 B 线的截面图图 2沿 A 线的截面图图 1器件结构俯视图-0.80.8V硅体宽度 WSi硅体高度 tSi重掺杂区长度 LN+两重掺杂区的间距 LN2N栅极绝缘层厚度 tox控制栅电压 Vg14nm2nm10nm5nm2nm双括号浮栅厚度 tfg2nm源/漏电极宽度 WS/D6nm掺杂浓度 ND1伊1020cm-3源漏电压 Vsd0.5V参数值参数硅体长度 LSi20nm表 1仿真结构参数及数值S/DS/DGateGate OxidetSiLN2NLSiN+N+tfgtfgWSi窑16窑4 期对曲线进行分析，采用控制变量的方法，在尺寸不变的前提下，漏极外接电压固定为 0.5V，源极选择接地（Vs=0）的方式。对比发现，FG_FINFET 相较于 FINFET，反向漏电流更低，正向导通电流更高。再对栅电极正向偏置下（Vg=0.8V）的电子浓度以及栅电极反向偏置下（Vg=-0.8V）的电场强度进行仿真，结果如图 6 和图 7 所示。观察图 6 曲线不难发现，当栅电极正偏的情况下，FG_FINFET 相较于 FINFET 的体硅两侧的电子浓度要高出几个数量级。FG_FINFET 体硅的两侧正是受浮栅控制的区域，因此形成电子堆积，使整个区域呈现出低阻状态，于是拥有更高的正向电流。由图 7 可见，在栅电极反偏情况下 云郧_FINFET的硅体左右两侧受浮栅控制区域的电场强度明显小于无浮栅结构的 FINFET，主要是因为栅极产生的场效应和浮栅中的场效应相互抵消了一部分，于是隧道效应削弱，降低了反向漏电流。3.2写入电荷量对器件的影响对 FG_FINFET 的浮栅结构写入不同的电荷量，进行仿真。首先得到不同电荷量下 FG_FINFET 转移特性曲线，仿真结果如图 8 所示。从转移特性曲线进行分析，采用控制变量的方法，在结构尺寸不变的前提下，漏极外接的电压固定为 0.5V，源极选择接地（Vs=0）的方式，通过只改变浮栅中电荷的数量进行分析对比。当注入的电荷量在 0.4伊10-17C 到 1.2伊10-17C 区间时反向漏电流有明显降低，而注入电荷量在 1.6伊10-17C 时，反向漏电流不仅没有降低，反而升高了。进一步对比发现，当注入电荷量为 4伊10-17C 到 0.8伊10-17C 时，正向导通电流是有所增大的，而继续加大电荷的注入量，该电流反而减低了，这表明浮栅中的注入电荷的量并非越高越好，而是有一个理想值区间，此处取 1.2伊10-17C左右就较为合宜。通过对栅电极正向偏置下的电子浓度以及栅电极反向偏置下的电场强度进行仿真，得到对比结果，如图 9 和图 10 所示。图 5转移特性曲线仿真结果对比图 8不同电荷量下转移特性曲线对比图 6栅电极正向偏置下电子浓度对比图 7栅电极反向偏置下电场强度对比图 9栅电极正向偏置下的电子浓度对比唐强等：一种源漏缓冲浮栅型低漏电场效应晶体管Vg/V位置/nm位置/nmVg/V位置/nm窑17窑微处理机2023 年由图 9 可知，在其他结构条件固定的情况下，主控栅极外接正偏电压 Vg=0.8V，漏极依然外接固定电压 0.5V，左右两侧是该器件的浮栅控制区。可以得出：当栅电极正偏，且浮栅内存储电荷为正电荷时，浮栅控制区内在电场效应的作用下形成电子堆积效应。浮栅控制区呈现低阻状态，器件处于正向导通低阻状态，并且随浮栅电荷量的增大，电子堆积效应更加明显，因此正向电流有所增大，但并非堆积越多正向导通电流就越大。由图 10 可见，在其他结构条件固定情况下，主控栅极外接反偏电压 Vg=-0.8V，漏极依然外接固定电压 0.5V，右侧为漏极的浮栅控制区。可以得出：当栅电极反偏且浮栅内存储电荷仍为正电荷时，浮栅控制区内的电场强度较小；当电荷量在 0.4伊10-17C到 1.2伊1017C 区间时，随着电荷数量的增加，浮栅控制区周围的电场强度也有所减小，这是因为栅电极与双括号浮栅内存储的正电荷各自的场效应很大程度上相互抵消了，场强减小，因此隧道效应不明显，使反向漏电得到了有利的改善。但是当电荷量注入为 1.6伊10-17C 时，场强反而有所增加，反向漏电流也随之增加了。鉴于 云郧_FINFET 特有的浮栅结构，对其充入电荷，观察电荷量与时间的关系，仿真结果如图 11 所示。通过对主控栅极 Vg外接一个大小为-3V 的固定电压，就可以开始对浮栅结构充入正电荷。经仿真得到所需的浮栅电荷分别为 0.4伊10-17C、0.8伊10-17C、1.2伊10-17C、1.6伊10-17C 所对应的时间点。可以看出，在-3V 的栅极电压下，写入等量电荷所花费的时间逐渐增加。4结束语所提出的源漏缓冲浮栅型低漏电场效应晶体管，是通过对双括号浮栅结构中写入电荷以及改变栅极电压，来改变浮栅控制区电场强度以及电子浓度，最终削弱隧道效应和改变电阻。该设计在有效改善反向漏电流和正向电流的同时，仅需要一个单独的栅极就能完成器件的关断、导通，大大降低了功耗。FG_FINFET 表现出相比传统晶体管更优越的性能，在未来深具应用潜力。参考文献：1MARCHI M D,SACCHETTO D,FRACHE S,et al.Polaritycontrol in double-gate,gate-all-around vertically stackedsilicon nanowire FETsC/2012 International Electron De-vices Meeting,December 10-13,2012,San Francisco,CA,USA.IEEE,2013:8.4.1-8.4.4.2WU Jianzhi,MIN Jie,TAUR Yuan.Short-channel effectsin tunnel FETsJ.IEEE Transactions on Electron Devices,2015,62(9):3019-3024.3ILATIKHAMENEH H,AMEEN T A,KLIMECK G,et al.Dielectric engineered tunnel field-effect transistorJ.IEEEElectron Device Letters,2015,36(10):1097-1100.4ZHAO Qingtai,RICHTER S,SCHULTE-BRAUCKS C,et al.Strained Si and SiGe nanowire tunnel FETs for logic andanalog applicationsJ.IEEE Journal of the Electron DevicesSociety,2015,3(3):103-114.5KALE S,KONDEKAR P N.Design and investigation ofdouble gate Schottky barrier MOSFET using gate engineer-ingJ.Micro&Nano Letters,2015,10(12):707-711.6王鹏飞,张卫,孙清清.一种半浮栅器件及其制造方法:CN 201310158971.4P.2013-08-14.WANG Pengfei,ZHANG Wei,SUN Qingqing.Semi-floa-ting gate device and manufacturing method thereof:CN201310158971.4P.2013-08-14.7LIU Xi,WU Meile,JIN Xiaoshi,et al.Simulation study ondeep nanoscale short channel junctionless SOI FinFETs withtriple-gate or double-gate structuresJ.Journal of Compu-tational Electronics,2014,13(2):509-514.8LIU Xi,SHANG Jingguo,SUN Xiaotong,et al.A novel high-performance fold I shaped junctionless FinFETJ.Inter-national Journal of Electronics Letters,2020,8(4):370-379.图 10 栅电极反向偏置下的电场强度对比图 11浮栅充入电荷量与时间关系仿真曲线位置/nm瞬态时间/s窑18窑