一种低抖动电流模自偏置锁相环设计.pdf

引用格式：曾勇，李海松，尹飞一种低抖动电流模自偏置锁相环设计 J.微电子学与计算机，2023，40（9）：75-82ZENG Y，LI H S，YIN F.Design of a low jitter current mode self-biased phase-locked loopJ.Microelectronics&Computer，2023，40（9）：75-82.DOI：10.19304/J.ISSN1000-7180.2022.0708一种低抖动电流模自偏置锁相环设计曾勇，李海松，尹飞（西安微电子技术研究所,陕西 西安 710054）摘要：基于 28 nm CMOS 工艺,设计了一款新型电流模自偏置锁相环.重点分析了电荷泵、电压转电流(V-I)模块、电流型数模转换器（Digital to Analog Converter,DAC）及电流控制振荡器（Current-Controlled Oscillator,CCO）的电路设计和功能.采用电流复制反馈偏置(Replica Feedback Bias)技术,实现了带宽自适应,利用可编程的 DAC 模块降低了输入范围对于系统稳定性的影响,消除分配范围对于环路稳定性的影响,利用前分频器进一步拓宽输入频率范围,实现了宽输入输出频率范围及低抖动电流模锁相环的设计.整体芯片面积为 0.074 62 mm2,采用双电源供电 1.8 V/0.9 V,最大功耗为 10 mW,输出频率为 1 GHz3.2 GHz.仿真测试结果表明,输入参考频率为 50 MHz 时,在 2.1 GHz 中心频率 1 MHz 频偏处的相位噪声为98.18 dBc/Hz,rms 抖动为 1.914 ps.关键词：锁相环；自偏置；电流模；低抖动中图分类号：TN761 文献标识码：A 文章编号：1000-7180（2023）09-0075-08Design of a low jitter current mode self-biased phase-locked loopZENG Yong，LI Haisong，YIN Fei（Xian Microelectronics Technology Institute,Xian 710054,China）Abstract：Based on 28 nm CMOS process,a new current mode self-biased phase-locked loop is designed.The circuitdesign and functions of charge pump,voltage to current(V-I)module,current mode Digital to Analog Converter(DAC)and Current Controlled Oscillator(CCO)are analyzed in detail.The technology of Replica Feedback Bias is adopted torealize bandwidth adaptation.The programmable IDAC module is used to reduce the impact of the input range on thesystem stability and eliminate the impact of the allocation range on the loop stability.The front divider is used to furtherexpand the input frequency range and realize the design of a wide input and output frequency range and a low jitter currentmode phase-locked loop.The overall chip area is 0.074 62 mm2,the dual power supply is used to supply 1.8 V/0.9 V,themaximum power consumption is 10 mW,and the output frequency is 1 GHz3.2 GHz.The simulation test results show thatwhen the input reference frequency is 50 MHz,the phase noise at the center frequency 1 MHz offset of 2.1 GHz is 98.18dBc/Hz,and the rms jitter is 1.914 ps.Key words：Phase-locked loop；self-biased；current mode；low jitter 1引言作为现代无线通信系统中不可或缺的部分,锁相环以其相位及频率追踪特性,被广泛应用于时钟恢复、频率综合和时钟产生电路.典型的 PLL 包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器五个部分.J.G.Maneatis 最早于 1996 年提出了经典的自偏置锁相环结构的设计,该结构利用电流复制反馈偏置技术,及带有对称线性负载的 VCO 单位延迟单元,实现了带宽自适应1-2.利用开关电容实现与频 收稿日期：2022-11-06；修回日期：2022-12-07 40 卷 第 9 期微 电 子 学 与 计 算 机http:/Vol.40No.92023 年 9 月MICROELECTRONICS&COMPUTERSeptember 2023率成反比的电阻,同时利用可编程电流镜,实现电荷泵电流与环路分频比 N 成反比,保证了环路稳定性,且进一步拓展了分频范围,但结构复杂,难以实现.Yan 和 Jung 等人提出了电流模自偏置锁相环的结构,利用 V-I 转换器,将电压转换成电流,驱动电流控制振荡器（CCO）实现带宽自适应,无需外部电压偏置,实现了一定的抗 PVT（Process,Voltage,Tempera-ture,PVT）特性3-4.在不增加电路结构复杂度的情况下,增加了分频范围,缺点是阻尼系数即环路稳定性受到输入参考频率的影响.本文提了一种新的电流模带宽自适应锁相环结构,利用电荷泵自偏置电流和 IDAC 结构实现积分支路和比例支路电流的叠加,驱动 CCO 实现反馈频率的变化,在增加分配范围的基础上,减少参考频率对于系统稳定性的影响,最终在宽输入和输出频率范围内实现了低抖动.2电荷泵锁相环系统结构设计 2.1传统电荷泵锁相环系统分析传统电荷泵锁相环一般包括五部分：鉴频鉴相器（Phase/Frequency Detector,PFD）,电荷泵（ChargePump,CP）,环路滤波器,压控振荡器（Voltage Control-led Oscillator,VCO）,环路分频器.传统固定带宽锁相环闭环传输函数为：Hclose(s)=ICP2KVCO(Rs+1C)s2+sICP2KVCONR+ICP2KVCON1C（1）b环路带宽为b=ICP2KVCONR（2）式中,R 为滤波器电阻,C 为滤波器电容,ICP为电荷泵电流,KVCO为振荡器增益,N 为环路分频器分频比.对于二阶锁相环而言,其通过比较输入参考信号和反馈分频信号的相位,控制电荷泵上下拉网络,产生控制电压,对 VCO 进行实时动态的调节,最终锁定,达到稳态.这种调节可以主要分为两种方式,一为积分通路,通过滤波器中的滤波电容完成相位调整的累积,二为比例通路,决定于滤波电阻,反映得是环路实时瞬态相位的调整5.式(4)、式(5)分别代表比例通路和积分通路,其中 KP为比例项系数、KI为积分项系数,Wn为自然频率.Hlopp(s)=KPs+KIs2（3）KP=b=ICP2KVCONR（4）KI=w2n=ICP2KVCON1C（5）在传统锁相环的设计中,带宽的大小会对系统的噪声性能有很大的影响.锁相环环路对于 PFD/CP 引入的噪声可以等效为低通滤波器,对于 VCO 引入的噪声等效为一个高通滤波器,随着带宽的增大,VCO引入的噪声被抑制,但是电荷泵引入的噪声就会增加,反之,VCO 引入的噪声就会增加,因此环路带宽的设计至关重要.另一方面,锁相环的环路参数 ICP及压控振荡器增益 KVCO,受 PVT 变化影响非常大,式(2)式(4)表明,ICP、KVCO变化时,环路带宽也会随之变化,因此在设计时,需要留有一定裕度,才能保证系统的正常工作,因此自偏置锁相环的研究和设计随之产生.2.2电流模自偏置电荷泵锁相环系统分析自偏置锁相环核心即利用电流复制反馈偏置的方式,通过 MOS 线性负载产生系统内部的稳定偏置电流,实现电荷泵的自偏置,使得 KP、KI分别与输入参考频率 Wref和 Wref2对应成比例,实现带宽自适应.自偏置锁相环可以分为两类,一类是电压模自偏置锁相环,一类是电流模自偏置锁相环.电压模自偏置锁相环能实现带宽自适应,但其阻尼系数与 N 相关,当N 变化较大时,阻尼系数会发生相应的变化,影响系统的稳定性,限制了锁相环的分频范围.在实现带宽自适应的基础上,为了解决分频范围受限的问题,电流模自偏置锁相环的结构被提出,其结构如图 1 所示.PFD1/NDNUPCintVcontRpCCOV-ICPFrefFback1/RxxIccoVcont/RxIccox ：1：1Fout图 1电流模自偏置锁相环系统结构图Fig.1 Current mode self-biased phase-locked loop systemstructure diagram 让电荷泵电流 ICP与振荡器电流 ICCO成比例,则有 KP、KI及系统环路参数如下：ICP=xICCO（6）76微电子学与计算机2023 年KP=ICP2R1RxKCCON=x4R1Rnref（7）KI=ICP21RxCintKCCON=x41RxCintref（8）n=x41RxCintref（9）=Rp2xCint4Rxref（10）b=x4RpRxref（11）式中,Rx为 V-I 电路的等效电阻,Rp为滤波器电阻,Cint为滤波器的电容,Kcco为 CCO 的增益.由上述推导可知,该结构能够满足带宽自适应,也扩宽了分频范围,但是其阻尼系数会随着参考频率变化,牺牲输入频率范围,且电容和电阻的阻值一旦确定,也难以大范围的变化,变化 x 参数,则环路带宽也会随着阻尼系数的变化而跟随变化,因此设计一种尽量可能拓宽输入频率范围,而不改变其稳定性和带宽的自偏置锁相环是有必要的.2.3改进的电流模自偏置电荷泵锁相环系统设计本文设计了一种改进的电流模自偏置锁相环结构,利用 V-I 电路和 DAC 电路可编程实现最优化带宽,并且能将环路带宽和系统的稳定性分开调节,而传统电流模锁相环结构通过调节电荷泵电流和 CCO电流比例的方式来实现最佳带宽,但是该比例系数的变化会使得阻尼系数也发生较大变化,影响系统的稳定性,而本文设计的 V-I 电路及 IDAC 结构打破了这种限制,能在不改变阻尼系数的前提下,加大对环路带宽的调节范围.此外,本文设计了快速启动电路和锁定检测电路.在电路刚开始启动时,环路先通过快速启动电路开关电容放电,快速下拉控制电压电平,使得反馈频率接近参考频率,减少锁定时间,同时避免环路启动过程中的错误状态.频率接近后,快速启动电路模块关闭,通过系统主锁相环路进行频率及相位比较,实现锁定,锁定检测模块确认锁定之后,输出高电平,表明系统已锁定.本文设计改进之后的电流模自偏置锁相环整体系统结构如图 2 所示.PFDCPV to IFastlockLOOPDIVLockUPBDNDNBUPFrefFbackUP/UPBDN/DNBDACCintCdepc*IbiasVcoma*IbiasIccoLockVDDVcDN/UPBUP/DNBCCOPREDIV图 2改进的电流模自偏置锁相环系统结构图Fig.2 System structure diagram of improved current mode self-biased phase-locked loop 其闭环传输函数为：Hclose(s)=ICPKCCO2(GmCINT+bcs)s2+ICP2bcKCCONs+ICP2GmCINTKCCON（12）为了实现带宽自适应的目标,设计使得：ICP=cIbias（13）ICCO=(ab)Ibias（14）式中,a、b、c 分别为积分支路、比例支路、电荷泵电路的电流与单位偏置电流的比值系数.Gm为流入CCO 中的电流与控制电压的等效跨导.由式(13)(15)和式(14)(16)则有KP=ICP2bcKCCON（15）KI=ICP2GmCINTKCCON（16）n=14cabGmCINTRBF（17）第 9 期曾勇，等：一种低抖动电流模自偏置锁相环设计77 =b2c14CINTGmcabREF（18）b=ICP2bcKCCON=14babREF（19）由式(15)(19)可知,本文设计的电流模自偏置锁相环满足了带宽自适应的基本要求,且可以通过调节电荷泵结合偏置电路及 IDAC 结构,将比例和积分支路分离,通过改变 IDAC 比例支路和积分支路及电荷泵电流与单位偏置电流的比例路数,分别调节环路带宽和阻尼系数与参考频率的比例系数,实现带宽自适应,并减少参考频率范围引起的阻尼因子变化,保证其稳定性.图 3 为锁相环的环路相位裕度和环路带宽参考频率的变化关系,表明本文设计的电流模自偏置锁相环能实现带宽自适应,且具有较好的稳定性,固定的带宽.07080PM/()902550Fref/MHz75100PM0036Wb/(M rad/s)92550Fref/MHz75100Wb图 3相位裕度及环路带宽与输入频率的关系Fig.3 Phase margin and loop bandwidth versus input frequency 3电路设计 3.1电荷泵及 V-I 电路设计电荷泵作为锁相环的核心电路模块之一,其电流噪声以及控制电压的稳定,直接关系整个系统的噪声性能.影响电荷泵性能的主要因素,包括电荷共享、时钟馈通、电荷注入等非理想因素及上、下拉电流的失配,这些非理想因素都会引起控制电压的纹波,从而影响系统的抖动性能.本文设计的电荷泵主体结构如图 4 所示,其主体为双全差分的漏端开关电荷泵结构,电荷泵的电荷泵电流由控制电压通过偏置电路自偏置产生,降低上下电流源的失配.当 UP 信号为高电平,M3、M7上拉支路开启,M1、M5下拉支路断开,此时存在电源经 M3、M6到地的通路；当 DN 信号为高电平时,M3,M7上拉通路断开,M1、M5下拉通路开启,此时存 M8到 M1的通路,因此无论 UP 或 DN 信号为高电平,在电荷泵中都存在一条电流通路,使得 Vx,VY接近 VC电压,有效降低电荷共享效应.第二,其互补信号支路连接了图 5 中的单位增益转换器.VC经偏置电路产生 Vcas电压后,两者一起驱动低压 PMOS 单位电流支路,通过 Mn3、Mn4、Mn5这组电流镜复制到 V1/V2支路,这两条支路采用低压Cascode 结构,节省电压裕度,三组电流镜电流相等,故有 VCV1V2,V1、V2的电压可认为由 VC通过单位增益转换器,产生了 V1、V2,抑制了电荷共享、时钟馈通等非理想效应的影响.VDDVcontGNDV1V2Mp1Mp3Mp5Mp6Mp7Mp10Mp11Mp12Mn1Mn2Mn3Mn4Mn5Ibias1Mp2Mp4Mp8Mp9124VaVb图 5V-I 模块电路图Fig.5 schematic of the V-I module V-I 模块电路的设计是整个电流模自偏置锁相环的核心模块之一.电流控制振荡器的电流由两条通路的电流差提供,这两条通路即积分支路和比例支路.两条通路的电流都是由电荷泵的电流对滤波电 M1M2M3M4M7M5M8M6VDDCintV2V1VcGNDGNDVDDVDDUPBUPDNDNBVxUPVyVP1VP2VN1VN2AB图4电荷泵主体电路图Fig.4 Schematic of the CP78微电子学与计算机2023 年容充放电积累电压 VC,及经偏置电路产生的 Vcas,共同驱动低压 PMOS 偏置电流电路产生单位偏置电流,并通过电流镜按比例复制而来,因此整个锁相环的工作范围就由该偏置电路决定.偏置电路正常的工作电压和产生的正常工作的电流范围,决定了锁相环的输出频率范围.V-I 电路的整体电路结构如图 5 所示.Mp1、Mp7、Mn1、Mn2构成了 Vcas偏置电压产生电路,VC和 Vcas构成了单位偏置低压 PMOS 电流支路,Mp4、Mp5、Mp6构成了一组低压 Cascode 电流镜,作为单位增益转换器,生成稳定的输出电压,降低电荷泵的非理想效应.电荷泵为自偏置结构,在锁相环工作过程中,输出频率不断变化,并通过环路分频器分频,与输入参考频率相位对齐.电荷泵输出的控制电压通过电流复制反馈偏置技术给电荷泵提供电流.当控制电压变化时,电荷泵电流就会发生变化,图 6 为 2.1 GHz 频率下、ICP=2Ibias时,电荷泵的上下拉电流波形.图 7 为控制电压变化时,上下拉电流的动态匹配百分比,当控制电压为 630 mV1.45 V 时,本文设计的电荷泵能保证上下拉电流匹配率大于 99.5%,表明本文设计的自偏置电荷泵具有良好的匹配特性.图 6 和图 7 表明,本文设计的电荷泵结构具有良好的匹配特性,同时也抑制了电荷共享等非理想效应的产生,能有效提高锁相环系统的抖动和噪声性能.0.00.00.30.6I/A0.91.20.6Vctrl/V1.21.8IupIdn图 6上下拉电流随控制电压变化图Fig.6 Iup and Idn versus Vctrl 电荷泵及 V-I 模块电流噪声仿真结果如图 8 所示,1 MHz 频偏处输出噪声为245 dBA/Hz,可以说明本文设计的电荷泵具有较为良好的噪声性能.3.2IDAC 设计IDAC 核心是将环路分为两部分,比例支路和积分支路.积分支路电流,通过电流镜复制单位偏置电流,比例支路电流则由 UP/DN 控制信号控制其比例支路通断,再通过电流镜复制到 Mn4管,而 Mn4支路电流通断则通过外部可编程控制字控制,通过调整控制字信号,调整 IDAC 两部分支路电流比例,来调节环路带宽、阻尼系数与参考频率的比例关系,补偿系统的抖动性能及输入频率范围.图 9 为 IDAC 模块的电路结构,分析易知当输入参考频率相位超前于反馈信号相位时,IDAC 电流为（ab）Ibias,输入参考频率相位小于反馈信号相位时,IDAC 电流为（ab）Ibias,两者都为高时,电流为 aIbias,都为低时,电流为（a2b）Ibias.由式(17)(19)可知,IDAC的电流支路设计,实现了可编程调节,能在实现带宽自适应的同时,调节锁相环带宽和输入参考频率的关系因子,得到对应参考频率下的最优化带宽,达到最优化的系统噪声和抖动性能.3.3低噪声 CCO 设计振荡器作为锁相环中工作频率最高的部分,其噪声性能直接决定系统的噪声和抖动性能,低相位噪声的振荡器仍然受到广泛关注和研究.环形振荡器调节范围广,面积小,功耗相对较低6.其噪声性能虽然相对 LC 振荡器较低,但是 LC 振荡器难以达到 1 GHz 0.01E40.0010.01Mismatch rate/%0.10.5Vctrl/V1.01.5Mismatch rate图7上下拉电流失配率图Fig.7 Mismatch rate of Iup and Idn versus Vctrl 1E+00245240235230225Output noise/(dBA/Hz)2202152101E+02Frequency/Hz1E+041E+06Output noise图8PFD 及 CP 输出噪声图Fig.8 The output noise of the PFD and CP第 9 期曾勇，等：一种低抖动电流模自偏置锁相环设计79 3.2 GHz 的输出频率范围.反相器延迟单元组成的单端环形振荡器结构简单,内部器件少,对器件内部热噪声和闪烁噪声的抑制能力较强7.本文设计采用的是单端反相器三级级联的环形电流控制振荡器（RingCCO）结构,如图 10 所示.IccoOut2-DIVFvcoAMPdriver图 10CCO 模块电路Fig.10 Schematic of CCO module 环形振荡器工作原理如下列所示：d=1RC=gmCd（20）o=2Td=22nd=2gm2ncd=2ICCO2ncd（21）KCCO=oICCO=o2ICCO（22）式中,Cd为反相器间等效寄生电容,gm为等效跨导,d为单级反相器的延时,W0为振荡频率.对于环形振荡器而言,其工作频率由单级反相器延时和级联级数共同决定,由式(21)(23)可知,环形振荡器的输出频率与振荡器注入电流,以及反相器的寄生电容一起决定,对于 CCO 而言,其振荡幅度难以到达电源电压,因此需要加入驱动和整形电路,将振荡幅度放大至全摆幅.由式(23)(25)和式(24)(26)可知,分频和扩大波形摆幅可以降低其相位噪声.S,white(f)=f2of22kTID2VDD?VTH|?+1VDD（23）Sn,flicker(f)=f2of31(VDD|VTH|)2(KN2N(WL)NWOSCox+KP2N(WL)PMOSCox)（24）根据振荡器理论,反相器级联的振荡器波形摆幅升高,可以一定程度上降低相位噪声8.由式(22)(24)可知,CCO 的增益 KCCO与 ICCO成反比,在输出频率一定的情况下,ICCO越大,增益越小.仿真所得 CCO 模块的调谐曲线和噪声如图 11 和图 12 所示,在 2.1 GHz的中心频率 1 MHz 频偏下的相位噪声为95.2 dBc/Hz,表明本文设计的 CCO 整体模块拥有较好的噪声性能和线性度.0.0012Frequency/GHz340.5(0.22 mA,1 GHz)(0.98 mA,3.2 GHz)Icco/mA1.01.5Frequency图 11CCO 调谐曲线图Fig.11 Tuning curve of the CCO module 120103104105Offset frequency/Hz106(1 MHz-95.25 dBc/Hz)Phase noise1071008060Phase noise/(dBc/Hz)40200图 12CCO 输出相位噪声图Fig.12 Output phase noise of the CCO module 4仿真测试结果分析本文 PLL 电路基于 28 nm CMOS 工艺进行设计,版图尺寸为 287 um*260 um,为了避免噪声,模拟数字电源单独供电.版图设计完成后对电路进行仿真,得到输出控制电压信号和 Vcom波形如图 13 所示.仿真得到各模块的相位噪声,建立 MATLAB 噪声传输模型,经由传输模型计算拟合后得到的各模块相位噪声和 PLL 整体相位噪声如图 14 所示,得参考频率为 50 MHz,输出频率为2.1 GHz,且c=2、a=900、b=220 VDDVcontMp1Mp3Mp5Mn1Mn2Mp2Mp6Mp7GNDMp4Mn3Mn4DNUPBUPDNBIpIiba*IbiasaMp8图9IDAC 电路结构图Fig.9 Schematic of IDAC module80微电子学与计算机2023 年时,其 rms 抖动为 3.956 ps,b=440 时,可得其 rms 抖动为 1.914 ps.00.01.51.00.620 00.619 50.619 00.618 50.618 07.007.057.107.157.20Voltage/VVoltage/V1.5VcomVctrl1234t/s5678图 13控制电压和 VCOM瞬态仿真图Fig.13 Transient simulation of Vctrl and Vcom 100140130120110Phase noise/(dBc/Hz)10090Output phase noise(Fref=50 MHz,Fvco=2.1 GHz)Phase noise at 1 MHz=98.181 9102104Offset frequency/Hz106SrefSdivSvcoSoutSipel图 14锁相环相位噪声图Fig.14 Output phase noise of PLL 不同输入输出频率时,锁相环的抖动性能如表 1所示.表 2 列出了本文锁相环与其他自偏置锁相环的性能对比结果,结合表 1、表 2 可知本文设计的锁相环实现了宽输入输出频率范围,具有更好的分频比,并实现了良好的噪声和抖动性能,通过调节可编程电流镜的数量比例,能实现最优化带宽,实现最佳的抖动性能.表 2 本文与其他文献性能对比Tab.2 Performance with other works性能参数20189202110本文工艺/nm652228输出频率/GHz0.902.250.803.2013.20相位噪声/(dBc/Hz1 M)862.25 GHz103.53.20 GHz98.22.10 GHz抖动/ps6.102.25 GHz3.023.20 GHz1.912.10 GHz分频比123016320124 095 5结束语设计了一种新型的电流模自偏置锁相环结构,通过电荷泵输出电压,结合偏置电路及 IDAC 结构,将比例和积分支路分离开,可通过单独改变 IDAC 比例支路和积分支路与单位偏置电流的比例路数,调节环路带宽和阻尼系数与参考频率的比例系数,实现带宽自适应,并减少参考频率范围引起的阻尼因子变化,保证其稳定性,实现了宽输出频率和输入频率范围,通过测试和仿真,以及与其他文献的对比,证明提出的结构满足了宽输入输出频率范围的低抖动电流模自偏置锁相环结构,并有较好的性能,适用于高性能 SoC、CPU 及 SerDes 中.参考文献：MANEATIS J G.Low-jitter process-independent DLLand PLL based on self-biased techniquesJ.IEEE Journ-al of Solid-State Circuits，1996，31（11）：1723-1732.DOI:10.1109/JSSC.1996.542317.1 MANEATIS J G，KIM J，MCCLATCHIE I，et al.Self-biased high-bandwidth low-jitter 1-to-4096 multipli-er clock generator PLLJ.IEEE Journal of Solid-StateCircuits，2003，38（11）：1795-1803.DOI:10.1109/JSSC.2003.818298.2 YAN G,REN C X,GUO Z D,et al.A self-biased PLLwith current-mode filter for clock generationC/ISSCC.2005 IEEE International Digest of Technical Papers.Sol-id-State Circuits Conference,2005.San Francisco:IEEE,2005:420-421.DOI:10.1109/ISSCC.2005.1494048.3 JUNG W,CHOI H,JEONG C,et al.A 1.2 mW 0.02 mm22 GHz current-controlled PLL based on a self-biasedvoltage-to-current converterC/2007 IEEE Internation-al Solid-State Circuits Conference.Digest of Technical4 表 1 不同输入输出频率抖动性能Tab.1 Jitter performance of different input and outputfrequencies参考频率/MHz输出频率/GHzb=220,a=900,c=2b=440,a=900,c=2RMS抖动/psRMS抖动/ps5129.32015.5612.118.74110.1283.215.5557.9115016.7143.2182.13.9561.9143.23.3031.53610014.0031.7812.11.8220.7883.22.0170.851第 9 期曾勇，等：一种低抖动电流模自偏置锁相环设计81 Papers.San Francisco:IEEE,2007:310-605.DOI:10.1109/ISSCC.2007.373418.尹海丰.宽频率范围低抖动锁相环的研究与设计D.哈尔滨:哈尔滨工业大学,2009.YIN H F.The research and design of low jitter PLLS withwide frequency rangeD.Harbin:Harbin Institute ofTechnology,2009.5 张刚.CMOS集成锁相环电路设计M.北京:清华大学出版社,2013.ZHANG G.Design of CMOS integrated phase-lockedloopsM.Beijing:Tsinghua University Press,2013.6 张涛，邹雪城，刘力，等.低噪声CMOS环型压控振荡器的设计J.微电子学与计算机，2004，21（7）：164-167.DOI:10.19304/ki.issn1000-7180.2004.07.044.ZHANG T，ZOU X C，LIU L，et al.Design of lownoise single ended CMOS ring voltage controlled oscillat-orsJ.Microelectronics&Computer，2004，21（7）：164-167.DOI:10.19304/ki.issn1000-7180.2004.07.044.7 王征晨，王兴华，武照博.一种低相噪低杂散1.08GHz锁相环设计J.微电子学与计算机，2018，35（6）：47-51.DOI:10.19304/ki.issn1000-7180.2018.06.010.WANG Z C，WANG X H，WU Z B.Design of a low8phase noiseand low Spur 1.08 GHz PLLJ.Microelec-tronics&Computer，2018，35（6）：47-51.DOI:10.19304/ki.issn1000-7180.2018.06.010.ZHANG Z，YANG J C，LIU L Y，et al.A 0.9-2.25-GHz Sub-0.2-mW/GHz compact low-voltage low-powerhybrid digital PLL with loop bandwidth-tracking tech-niqueJ.IEEE Transactions on Very Large Scale Integ-ration(VLSI)Systems，2018，26（5）：933-944.DOI:10.1109/TVLSI.2018.2797280.9 张帅帅.高性能电流模自适应带宽锁相环的设计D.南 京:东 南 大 学,2021.DOI:10.27014/ki.gdnau.2021.002386.ZHANG S S.Design of high-performance current-modeadaptive bandwidth phase-locked loopsD.Nanjing:Southeast University,2021.DOI:10.27014/ki.gdnau.2021.002386.10作者简介：曾勇男,（1998-）,硕士.研究方向为混合信号集成电路设计.E-mail：.李海松男,（1983-）,博士,研究员.研究方向为超大规模ASIC 技术.尹飞男,（1982-）,硕士,高级工程师.研究方向为模拟集成电路设计.82微电子学与计算机2023 年