迈向埃米时代 未来十年的芯片会是什么样.pdf

862023年7月科技极客GEEKIMEC（Interuniversity Microelectronics Centre，微电子研究中心）是全球半导体技术和研发的中心。在过去很长一段时间里，它持续在技术研发、实现和产业化方面向全球半导体业界提供支持。英特尔、ASML、TSMC、英伟达、三星等全球半导体核心企业，都和IMEC保持着良好的合作关系。2023年，在比利时安特卫普召开的ITF峰会上，IMEC向业界展示了未来十年半导体技术发展的路线图，包括GAA之后的半导体产品形态，3D堆叠技术将如何发展本文收集整理了其中比较重要的内容，向大家展示相关技术的发展蓝图。迈向埃米时代编译 徐昌宇未来十年的芯片会是什么样？IMEC此次公布了很多信息，其中最重要的是它对埃米时代半导体制造工艺发展和技术演进方向的思考。埃米时代（1埃米等于纳米的十分之一，它是一个历史上习用的单位，并不是国际单位，不属于国际单位体系）是指半导体制造在进入理论上的1nm时代后，技术应该如何发展。在如此微小的尺度下，很多宏观上发挥作用的物理定律都会失效，因此人们需要全新的技术来解决相关问题。IMEC认为，现有的FinFET技术最多只能坚持到N3工艺（3nm），接下来的N2工艺就需要启用GAA NSFET技术，来实现对半导体单元更好的控制。但是GAA NSFET技术也不会坚持太久，2028年的A10也就是1nm时代后，人们将开始使用FSFET技术，并持续到A7时代，到2032年的A5时代则改用CFET。此后的工艺都将持续使用CFET以及其变种技术。需要说明的是，目前半导体制造工艺本身的型号已经不再代表其究竟是多少nm，因此IMEC用N7、N5、A10这样的代号来代表每一代工艺。可以看到，在N7工艺上金属间距为40nm，N5工艺收缩至28nm后，N3和N2工艺都将维持21nm不变，随后的A14工艺才继续缩小到18nm，后续的A7、A5、A3和A2工艺的金属间距都将维持在16nm左右，最低也就12nm。这意味着，未来工艺整体晶体管密度的改变并不是全都来自单个晶体管的缩小，还有其他技术辅助，尤其是结构上的变化，这一点非常重要。目前的行业情况显示，半导体依旧需要持续不断地微缩和发展，并将面临更多难题，因此单一技术手段无法解决所有问题。比如从1970年到现在，芯片内集成的晶体管数量呈指数级暴增，集成密度也在持续增大，但是单线程性能的增加幅度在放缓，频率提升与典型功耗基本停滞（由于功耗墙），处理器内部核心数量还在上升。也正是由于功耗墙的限制，半导体微缩工艺还在努力榨取“墙内”最后一丝性能和工艺发展潜力。功耗墙的限制并不是唯一。CPU或者GPU的峰值性能每两年提升大约3.1倍，但是存储器的带宽每两年只提升了1.4倍，这带来了显著的“存储墙”。它的存在严重影响了CPU、GPU性能的提升潜力，厂商不得不使用更多级、更大的缓存来解决存储墙的性能瓶颈，这实际上耗费了大量的晶体管资源并推高了成本和功耗。那么，半导体的功耗墙是多少呢？IMEC给出的数据是每平方厘米100W，比如英伟达的A100芯片，大约是800平方毫米，也就是其功耗上限在800W左右。从IMEC的数据来看，2005年芯片首次达到功耗墙后，就再也没有突破这个数872023年7月 IMEC公布了从现在到2036年的路线图，内容很多，细节也很丰富。计算速度和内存速度之间的差异，带来了“存储鸿沟”，也就是所谓的“内存墙”。IMEC指出半导体行业的发展受到很多问题的限制，尤其是功耗墙。在相关半导体碳排放方面，新工艺的表现并不出色。据，一直到今天。另外在逻辑节点的能耗方面，整体排放量一直在增加。N28时代的排放值大概在0.8左右，但是在N5时代就上升到约1.5，A14时代更是要提高到约2.5。IMEC的排放值是一个估算值，其单位是0.49kg二氧化碳排放/kWh。这意味着新的工艺在碳排放方面与全球减碳的环境是背道而驰的。接下来，让我们看看IMEC是如何持续地进行工艺改进的。CMOS 2.0：IMEC提出的一整套解决方案IMEC在埃米时代给出的全新解决方案称为CMOS 2.0，它不再单纯地将关注点放在晶体管的微缩上，而是通过一整套方案进行处理。IMEC目前给出的方案主要有三种：1.半导体制造工艺本身的进步，比如前文提到的GAA、NSFET、CFET等。2.Chiplet技术和3D堆叠技术，针对不同的功能区块使用不同的工艺，然后进行堆叠。3.背面供电网络。IMEC特别提到，在目前的工艺条件下，CMOS工作电压不得低于0.7V，这是工作电压的极限值。在过去，工作电压会随着工艺不断进步而降低，这会带来相应的功耗降低或频率提升。但是在0.7V这个值上，电压不再会降低了，如果持续依靠新工艺提高芯片中晶体管集成数量的话，将会比预计时间更早碰到功耗墙，这是未来半导体芯片规模持续扩大的一个麻烦之处，需要新的解决方案来规避。GAA、FSFET和CFET接力：奠定埃米时代工艺结构在接下来的新工艺以及埃米时代中，FinFET的技术结构变得不再可靠，最多只能用到N3工艺上。IMEC给出的路线图显示，GAA、FSFET和CFET将成为下一步发展的接班技术。GAA：环绕栅极完成源极到漏极的彻底控制先来看GAA，它是Gate All Around环绕栅极的简称，也被部分厂商称为Nanosheet技术。在本刊之前的文章中GAA已介绍过多次，在这里简单回顾一下，先从平面晶体管谈起。对平面晶体管而言，源极和漏极是电子流入流出极，栅极是控制极，就像开关一样，掌控电流的流动。在大约28nm以后，源极和漏极之间用作控制的部分逐渐变得薄且小，栅极的电场在这里难以继续控制电子流动。简单来说，如果把电流想象成水的话，栅极作为“闸门”，太小、太薄了，以至于无法有效控制电子流动。在这种情况下，FinFET地出现在很大程度上解决了这个问题。FinFET将源极和漏极之间的部分，也就是栅极控制的那部分通过垂直布置、插入栅极，形成了882023年7月科技极客GEEK 晶体管制造工艺的发展路线图，从GAA、FSFET最后到CFET，这是未来发展的重点。从平面半导体构型到FinFET，栅极对源极到漏极之间的通道的包裹变得更为有效了。另一个角度对比fi nFET、GAA、FSFET以及CFET的结构。英特尔的这张图清晰地显示了GAA的栅极对源极到漏极之间的通道实现了全包围，GAA有纳米线和纳米片两种实现形式。更大的接触面，因此栅极的电场影响力被大大提升，这为源极、漏极以及整个晶体管进一步缩小提供了可能性。事实上，FinFET从28nm之后一直到目前的N5、N3工艺上，都在有效地发挥着作用。但是，随着半导体尺寸进一步微缩，FinFET的栅极对源极和漏极之间的鳍片控制随着尺寸不断缩小也在不断减弱，在N3工艺上这种控制力度方面的弱化已经接近极限。因此人们需要寻找新的解决方案，答案也很简单，那就是使用栅极将源极和漏极之间的导通渠道整体包围起来，让栅极的电场在其中发挥最大的作用，这就是环绕栅极也就是GAA技术的本质。GAA加强了栅极的控制能力，并且很好地降低了内部电容寄生效应，能够使晶体管进一步微缩到N2以及之后的工艺。FSFET：实现nFET和pFET的整合GAA最多可以供半导体制造厂商使用到A14时代，在随后的A10、A7时代，IMEC提出的新技术是Forksheet FET，也就是FSFET。相比GAA，FSFET没有在鳍片控制结构上做出重大改进，而是把着力点放在更上层的结构上。在GAA上，nFET和pFET两种不同类型的晶体管依旧是独立存在的，它们会被组合使用以形成功能模块。但是nFET和pFET之间往往需要2个虚拟鳍片隔开，这将占用40%50%的总空间。为了节约这些空间并进一步提高微缩程度，FSFET出现了。它使用介电壁将nFET和pFET左右结合在一起，大大降低了空间占用。nFET和pFET的结合是平面状态下的，也就是左右并排放置。IMEC的数据显示，N2工艺下的FSFET金属间距为16nm18nm，相比GAA的18nm有一定缩小。虽然金属间距没什么太大变化，但是考虑到不再需要虚拟鳍片隔离nFET和pFET，整个芯片的微缩程度还是得到了很大提升。不仅如此，FSFET的优势还在于其生产制造相对简单。相比GAA，FSFET只需要在生产工序中增加几个额外的步骤即可，投入成本相当低。在采用了电介质隔离nFET和pFET后，填充功率数金属层的工艺也被大幅度简化了。IMEC给出了使用FSFET技术后，可能存在的性能提升情况。在采用了42nm CPP（接触栅极节距）和16nm金属节距以及5T库，再加上缩放增强、埋入式电源轨道等技术后，相比GAA，FSFET在相同功耗下能够带来大约10%的性能提892023年7月升，或者在相同性能下，带来大约24%的功耗降低，或者在相同的可比条件下，进一步缩减轨道高度至4.3T，带来20%的单元面积缩减。对SRAM以及8nm PN间距而言，单元面积可以缩小30%。考虑到TSMC在之前的会议上宣称3nm时代基本无法提供对SRAM单元的有效缩放（大约低于10%），FSFET的这个数据是振奋人心的。FSFET在很多文章中被称为叉片单元，但实际上它的结构更像是汉字的“丰”字。IMEC宣称，考虑到FSFET的结构特性和生产潜力，它已被作为GAA之后，下一代结构的最有利候选技术，目前还需要在生产、设备方面解决一些技术难题。不过考虑到FSFET最快也要在2028年投入生产，时间方面还来得及。CFET：将nFET和pFET“叠起来”在FSFET之后，半导体工艺进一步优化的方向是CFET。所谓CFET，是指将nFET放置在pFET的顶部，从而节约横向空间，充分利用纵向空间，带来芯片 从FinFET到GAA，再到FSFET，可见FSFET的鳍片采用了不同的颜色。减少nFET和pFET（即nMOS和pMOS）之间的空间距离，有助于节约大量面积。FSFET是GAA工艺的继任者。图中左侧是FSFET的叉（中间白色的柱状物是高K介电质材料），右侧是GAA，用于对比他们之间的结构化差异。IMEC展示FSFET的制造过程简图 CFET是将nFET放置在pFET的顶部，从而节约横向空间，更加充分利用纵向空间。相比之前的工艺，CFET会更高，但是投影面积会更小。尺寸的进一步微缩。IMEC解释道，由于nFET将堆叠在pFET的上方，因此在结构上将有2层局部互联。这会带来内部布线单元的进一步优化，从而减少面积，并且不同区块之间的路由也会得到很大改善。IMEC初步估计，4T的CFET晶体管产品相比5T FinFET器件（大约是3nm FinFET的高密度工艺），可以额外缩小25%的标准单元和SRAM面积。虽然这个数据看起来并没有那么亮眼，但是IMEC指出，CFET是持续缩小到3T结构902023年7月科技极客GEEK的必经之路。在CFET之后，IMEC没有进一步解释新工艺将如何运作，只是提到了原子通道CFET的内容（CFET atomic）。根据之前的资料，CFET是指采用一些特殊的2D材料比如二硫化钼构建沟道或接触层。相比传统材料，二硫化钼的结构像一个可以持续扩张的二维网面，单层只有0.6nm厚，可根据比例缩放或者扩展，其制作的接触面或者沟道的长度只有13nm或者30nm，已经非常小了，再加上栅极氧化层以及高K电解质，能够带来迄今为止最佳的电气性能。最重要的是，这种新材料制造的晶体管可以对基本器件特性进行全面研究，并且校准TCAD模型，后者能够提出性能改进的实现路径。由于2D材料的应用极为重要，因此IMEC采用了其他2D材料进行了验证，最终结果显示，2D材料在性能、效能、电流控制等方面表现出色。IMEC正在整理这些数据并形成新的论文，我们期待后续成果的公布。背面供电网络：更有效率的供电IMEC提到的另一个重要技术是背面供电。如果背面供电技术成功应用的话，将有助于降低功耗、解耦电源和信号、进一步缩小芯片面积并带来更高的电源利用率。我们目前看到的芯片都是从正面供电的，硅片实际上只是基底层。这样做的好处在于，在制造过程中不需要太多额外的步骤，硅片上一层层光刻、蚀刻出电路，然后再由小到大构建一层层的上面层，最后再引出信号层和供电层。在完成芯片制造后，供电将从上层开始，穿透不同的层级，最终到达芯片底部真正工作的部分。正面供电在生产上具有天然优势，但是随着技术发展，正面供电的劣势逐渐显现出来。目前的芯片工艺制造密度越来越高，从几十纳米级别的晶体管，要制作引线链接供电和信号，需要一层层放大，现在电流需要穿过大约15层到20层的堆栈，才能真正到达芯片工作层，并且随着一层一层越来越窄，整体电阻也会越来越大。在这个传输过程中不可避免地会出现能量损失和电流放热。最后，当电流通过大量的层级抵达晶体管的时候，还需要进入晶体管之间的VDD、VSS导轨以及接地轨。这些导轨占据了晶体管层大量的空间，但是它们又是必不可少的，因为这些导轨通过中间网络连接了每个晶体管的源极和漏极，这是确保整个芯片正常工作的基础架构。I M EC 的 数 据显 示，电源 互 联 在BEOL（back end of line，被称为“后道工艺”）中占据了至少20%的布线资源，并且电源轨道和接地轨道在标准单元的级别上占据了相当大的面积，且阻碍了标准单元高度进一步缩放。在系统层面，功率密度和IR压降急剧增加，也使得设计人员面临更多挑战，毕竟他们要保证稳压器和晶体管之间的功率损耗不超过10%。在正面供电存在诸多问题，并且对整个芯片尺寸进一步缩小表现出阻碍的态势之后，人们开始思考背面供电的可行性和工艺问题。背面供电是将整个配电网络部分，从硅晶圆的正面，移至硅晶圆的背面。也就是说，硅晶圆在这种情况下不是仅作为载体或者基础使用，它将具有一系列功能或者规划，同时人们会将供电网络和信号网络解耦。背面供电在很大程度上将电能通过更宽、电阻更小的金属线，直接传输至标准单元层，而不需要穿过复杂 IMEC展示的顶部pFET和顶部nFET的产品图 在CFET之后，IMEC在寻找新的材料制作半导体期间，MoS2也就是二硫化钼被认为非常具有潜力。912023年7月的BEOL堆栈。使用背面供电，将降低IR压降、提高功率传输效能、减少BEOL中的布线拥塞，并且在设计得当的情况下，进一步实现标准单元的高度缩减，提高最终芯片的晶体管密度。背面供电涉及的2个核心技术分别是BPR和nTSV。首先是BPR，buried power rail，埋入式电源轨道，这是一种埋在晶体管下方的结构，部分位于硅衬底层内，部分位于浅沟槽隔离氧化物内。它的主要作用是替代传统BEOL的VDD和VSS电源轨道的作用，还可以减少Mint轨道的数量，并进一步缩小标准单元的尺寸。另外，当轨道垂直于标准单元的时候，还可以拓宽导轨尺寸，减少IR压降。其次是nTSV，nano-through-silicon-vias，也就是纳米硅通孔。这个技术是背面供电技术的关键。BPR技术需要和nTSV结合起来使用才能发挥最大的潜能。nTSV主要是在底层硅片上通过纳米级别的通孔，埋入金属材料实现电流导通。结合nTSV和BPR，IMEC和ARM对背面供电进行了技术仿真。仿真数据使用正面供电、正面供电和BPR结合，nTSV 传统的正面供电系统 背面电源传输网络实现的示意图，其中电源通过BPR和nTSV连接到晶圆片的背面。和BPR结合三种不同的方案。最终结果显示，电力传输效率最高的正是nTSV和BPR的组合。其中，BPR单独使用的时候，可以降低IR压降1.7倍左右，但是nTSV结合BPR，可以使得IR压降数值降低至传统方案的1/7。在上述情况和数据之外，IMEC还给出了nTSV和BPR的详细工艺流程，大约需要三个步骤，分别是正面埋轨处理、晶圆间键合和晶圆减薄、nTSV处理并连接至BPR。虽然说起来只有三个步骤，但实际的技术处理还有一些难题尚未厘清，比如硅片极度减薄至数百纳米后，强度是否足够，是否存在散热影响，晶圆键合过程存在的精确对准操作等步骤，整体技术难度还需要逐步克服。目前在背面供电方面最积极的厂商要数英特尔了。英特尔的背面供电技术被称为PowerVIA，英特尔计划在20A工艺上开始启用PowerVIA技术，其具体的推出时间大概在2024年左右。相应的，台积电和三星也宣布了背面供电技术的有关信息，前者计划在2026年使用背面供电，后者则计划在自家的2nm工艺上使用该技术。系统技术协同优化：从系统层级优化芯片结构IMEC在会议上提到了STCO的相关理念，也就是system technology co-optimization，系统技术协同优化。这个概念的意义在于，芯片厂商需要从系统层级来审视、调配芯片不同的功能模块，并结合现有的最新工艺和技术。利用STCO后，整个芯片的设计需要更加灵活。比如设计人员会将芯片的不同部分分解为单个模块，比如供电、IO部分和高速缓存等，将其拆分为独立单元，使用不同的工艺或者方法制造后，利用2.5D或者3D封装将其结合在一起，成为一个整体并正常工作。除了先进封装技术外，前文提到的背面供电也是非常重要的一点。将供电移动到背面后，可以在裸片顶部进行晶圆到晶圆的键合处理，从而释放在存储器上堆叠逻辑处理器的潜能。IMEC甚至建议将其他一些功能转移至背面，比如全局互联和时钟信号部分。IMEC给出了3D封装的路线图，包括3D-SIP、3D-SIC、3D-SOC和3D-IC四个步骤，其尺度包含从1mm到最终100nm922023年7月科技极客GEEK尺度的多个技术级别。现阶段，IMEC认为实现的应该是PCB级别的封装，也就是3D-SIP，比如芯片叠加、多芯片封装、2.5D硅中介层的应用以及嵌入式封装等。接下来的3D-SIC将实现芯片触点凸块的封装、组合等。在3D-SOC阶段，晶圆对晶圆的混合封装，通过微通孔技术实现介质组合封装以及晶圆对晶圆的薄片处理等。最后的3D-IC阶段，在100nm层级将实现晶体管叠加的封装技术。IMEC给出了一些详细的资料图。比如针对内存到逻辑单元的3D-SOC技术，IMEC提出将内存模块堆叠在逻辑模块上，首先是不会增加电路延迟，其次是降低了整体延迟和功耗，也可以适用于低级别的缓存。在晶圆对晶圆级别的堆叠方面，IMEC展示了上下层的对接设计，比如上层采用540nm、下层采用1080nm的铜金属对接，以及上层360nm、下层720nm，又或者是上层200nm、下层400nm的对接方式。IMEC提到，AMD正在积极推进3D封装的相关技术。AMD目前只是将L3缓存堆叠到芯片之上，L1、L2缓存依旧存在于芯片之中。但是IMEC的方案更加激进，计划将具有L1、L2、L3缓存的模块，根据需要垂直堆叠到计算核心上方，每个级别的缓存都将使用适合该级别的工艺生产，这是考虑到SRAM在目前工艺情况下，面积无法随着逻辑单元持续缩减的一个折中方案。这项技术的意义在于，由于SRAM的堆叠存在，可能使用更成熟的工艺制造，这将在一定程度上降低成本并可能带来更大的缓存容量，从而提高性能。如果实施得当，3D缓存堆叠还可能降低大缓存带来的延迟问题。超越，迈入埃米时代！可以看到，FinFET、GAA、FSFET、CFET等工艺虽在一步步前进，但实际上关键的栅极结构在GAA之后不太会有新的变化，FSFET和CFET都是在系统结构层面的优化，至于atomic CFET“八字没一撇”，还处于非常初级的阶段。栅极结构在走到尽头之后，CMOS工艺未来的发展可能在很大程度上会放缓停滞，人们再也不会获得从110nm、90nm、65nm、40nm、28nm那样狂飙进步带来的半导体产品性能疯狂增长了。一些器件比如SRAM，很难随着逻辑电路持续微缩，人们在CMOS“这颗柠檬”上，继续大幅榨汁的可能性变得越来越小。即使如此，IMEC也认为，应该综合利用现有的所有技术，包括3D封装、背面供电等。尤其是3D封装，IMEC认为其能在很大程度上带来芯片性能、功能的提升，是制造工艺放缓后持续提升性能的利器。背面供电的相关技术配合3D封装，能够实现更进一步的性能提升，并且将是未来封装技术发展的重点之一。总的来说，虽然困难在前，半导体整体技术持续放缓，但是IMEC的路线图显示，人们还是至少能够延续现有的技术工艺到埃米时代，甚至到A2时代。至于A1甚至0.8A时代，应该也是2036年之后的事情了。IMEC提出了STCO的概念，建议厂商从宏观层面入手全面衡量新产品的发展。CMOS 2.0需要将各种技术结合起来，才能打破制造工艺进步速度放缓的桎梏。3D封装技术发展路线图