实验六利用条件语句实现计数分频时序电路.docx

电子信息工程学系实验报告
成 绩：
课程名称：EDA技术与实验
指导教师（签名）：

实验项目名称：利用条件语句实现计数分频时序电路 实验时间：2012.10.21
班级：通信 姓名： 学号：010705

实 验 目 的:
1、 了解函数的定义和在模块设计中的使用。
2、 了解函数的可综合性问题。
3、 了解许多综合器不能综合复杂的算术运算。
4、 掌握任务在Verilog模块设计中的应用。
5、 学会在电平敏感列表的always中的使用拼接操作任务和阻塞赋值等语句，并生成复杂组合逻辑的高级方法。
实 验 内 容:
1. 学习Verilog HDL设计课件。
2. 运行课件例（任务与函数各选一例）子并进行仿真。
实验步骤：
1. 在教师的指导下，学习Verilog HDL课件。
2. 由教师演示max+plusⅡ课件的文本设计流程。
3. 参考课件实例，动手操作软件，按照流程做完从新建文件，编译，仿真，分配引脚等软件操作部分的全过程。
实验过程：
一、 用函数和case语句描述的编码器（不含优先顺序）
1、新建文本：选择菜单File下的New，在框中选中“Text Editor file”，按“OK”按钮，即选中了文本编辑方式。
2、在文本编辑窗口，输入Verilog语言 ，代码如下：

3、将文件命名为“code_83”保存v文件。
4、打开编译器窗口：在MAX—plusⅡ菜单内选择Compiler 项，即出现编译器窗口。选择Start即可开始编译，MAX+PLUS II编译器将检查项目是否有错。
5、建立波形编辑文件：在MAX—plusⅡ菜单内选择Waveform Editor File 项。
6、仿真节点插入：选择菜单Node下的Enter Nodes from SNF选项。按右上侧的“List”按钮，左边的列表框将立即列出所有可以选择的信号结点，然后按中间的“=>”按钮，将左边列表框的结点全部选中到右边的列表框。单击“OK”，选中的信号将出现在波形编辑器中。
7、输入波形设置，保存波形文件，文本仿真：单击菜单File下的Save选项，在弹出的窗口中将波形文件存在以上的同一目录中，文件取名为code_83.scf。单击MAX—plusⅡ菜单内选择Simulator选项，单击Start，接着打开Open SCF（界面如下图），即完成文本的波形仿真。
二、任务举例（task）
过程如同“用函数和case语句描述的编码器”，
输入代码如下图：

三、函数举例（function）
过程如同“用函数和case语句描述的编码器”，
输入代码如下图：

实 验 结 果 及 分 析：
一、用函数和case语句描述的编码器

二、任务举例（task）

该软件与repeat语句不可综合。

三、函数举例（function）

实 验 心 得：
通过本次试验学会了任务举例task和函数举例function的使用对于编译指示语句有了更加深入的理解。