一种X波段低相位噪声国产化频率源设计.pdf

电子与封装第2 3 卷，第7 期Vol.23,No.7电路一种X波段低相位噪声国产化频率源设计总第2 43 期ELECTRONICS&PACKAGING2023年7 月统王玲玲，蒋乐，方志明（中国电子科技集团公司第五十八研究所，江苏无锡2 140 3 5）摘要：介绍了一种工作在X波段的低相位噪声、10 0%国产化频率源的工程设计方法。该方法采用锁相环（PLL）经典电路产生频率信号。分析了PLL相位噪声理论模型，对比了相同封装的国产PLL芯片和进口PLL芯片两种方案，并对实物进行了测试。试验结果表明，该频率源可稳定输出频率为8.8GHz的信号。采用国产PLL芯片制作的频率源相位噪声优于采用进口PLL芯片制作的频率源1 2 dB，约为-10 1 dBc/Hz1 kHz,-110 dBc/Hz100 kHz。关键词：频率源；锁相环；低相位噪声；国产化中图分类号：TN402；T N9 7 4D0I:10.16257/ki.1681-1070.2023.0093中文引用格式：王玲玲，蒋乐，方志明.一种X波段低相位噪声国产化频率源设计.电子与封装，2 0 2 3,2 3(7)：070303.英文引用格式：WANG LinglingJIANG Le，FA NG Zh i m i n g.D e s i g n o f l o c a l i z e d f r e q u e n c y s o u r c e w i t h l o w p h a s enoise in X-bandJJ.Electronics&Packaging,2023,23(7):070303.Design of Localized Frequency Source with Low Phase Noise in X-Band(China Electronics Technology Group No.58 Research Institute,Wuxi 214035,China)Abstract:The engineering design of a low phase noise and 100%localized frequency source operating inX-band is presented.The method uses a phase-locked loop(PLL)classical circuit to generate the frequencysignal.The PLL phase noise theoretical model is analyzed,and two solutions of a domestic PLL chip and animported PLL chip in the same package are compared and measured.The measured results show that thefrequency source can output a signal with a stable frequency of 8.8 GHz.The phase noise of frequency sourcemade from the domestic PLL chip is slightly better than that of frequency source made from the imported PLLchip by 1-2 dB,and the values are about-101 dBc/Hz1 kHz and-110 dBc/Hz100 kHz.Keywords:frequency source;phase-locked loop;low phase noise;localized1引言频率源是现代电子通信和雷达系统的核心部件，关系到系统整体性能。低相位噪声、低杂散频率源可文献标志码：AWANG Lingling,JIANG Le,FANG Zhiming以提高雷达的分辨率，从而扩大可探测距离。相较于直接模拟式和直接数字合成式，锁相频率合成技术可稳定输出纯净度更高的频谱，且电路形式简单，有利于频率源模块化、集成化、小型化，因而得到广泛的应用。锁相频率合成技术的核心器件是鉴相器(PD)和压文章编号：16 8 1-10 7 0（2 0 2 3）0 7-0 7 0 3 0 3收稿日期：2 0 2 3-0 1-0 3E-mail:王玲玲4518 3 8 42 7 070303-1第2 3 卷第7 期控振荡器(VCO)。随着集成电路的发展，国外PD和VCO的研制技术已成熟，基于硅锗的集成VCO锁相环(PLL)半导体技术也日渐成熟。国外ADI、T I 等公司推出各种频率综合器芯片，性能指标亦越来越好，其中单PD的有经典的HMC69x、H M C7 0 x 系列，集成VCO的有典型的HMC83x,LMX259x以及LMX28xX系列。近年来，国内I-V族化合物半导体器件的发展日新月异，微波毫米波单片集成技术发展迅速，但基于硅基的频率器件如PLL芯片、VCO芯片等，能在性能上对标或者超过国外的比较少。本文基于某横向项电子与封装目的10 0%国产化需求，提出了一种X波段低相位噪声、全国产化频率源的电路设计方案，采用国产PLL比采用进口PLL获得了略优的相位噪声。2步频率源设计本文提出的X波段低相位噪声小型化频率源的电路原理如图1所示。参考信号REF经过PLL倍频后产生8.8 GHz的微波信号，再通过链路中的滤波器、数控衰减器、放大器，最终功分成2 路微波信号。MCUPLLIntergratedVCoREF2.1锁相源电路设计2.1.1 PLL 原理PLL是一个闭环系统,最终会达到一种平衡,即输出相位和参考相位i()的差值保持恒定，且输出频率与参考输人频率保持相同。PLL主要由PD、环路滤波器(LPF)以及VCO组成,其原理如图2 所示。Pi(t)一般由高稳定的晶振提供。环路工作时,PD将Pi()和VCO的输出信号经过N分频后的相位P2（t）进行比较，产生具有丰富高频分量的误差电压ua(t)。误差电压经过低通滤波器滤波后形成干净的直流电压ue(t)，用来控制VCO 的输出频率和相位,使lpi()-P2(t)I逐渐减小，直到保持恒定，PD输入信号与参考输入信号的频率相同时，PLL进入锁定状态。PLLu.(t)PD1/N图2 PLL原理2.1.2关键技术本设计既要实现10 0%国产化，又要满足低相位噪声（-10 0 dBc/Hz1 kHz,-110 dBc/Hz100 kHz,7 0 dBc)以及小型化需求，因此采用PLL的经典电路架构，关键技术和难点在于PLL芯片和VCO芯片的选择以及+RF1DigtalAttenuatori图1X波段低相位噪声国产化频率源电路原理LPF的参数设置。根据PLL相位噪声贡献原理，归一化噪底优于-230dBc/Hz的PLL芯片可以实现近端相位噪声优于-10 0 dBc/Hz1kHz。V C O 芯片的选择依据是相位噪声低、谐波抑制能力高以及调谐电压范围小，采用无源LPF以尽可能地减少噪声来源。2.1.3关键器件1)PD本设计采用自主研发的电荷泵鉴频PD芯片，其最高工作频率可达8 GHz，有整数分频和小数分频2种模式。图3 为PD的功能框图，芯片基于SiGeBiCMOS工艺，内部集成了数字PD、多量程精准控制电荷泵、参考R分频器以及射频输出N分频器。SENCENu.(t).(t)LPFVCO+RF2DVDDASDSDISCKASENLD_SDOvCOINVCOIP2)VCO采用国内某公司自主研发的VCO芯片，其调谐070303-2ASCKDataRegistervCCHF区REFPMODPhaseDetector2or/vCCPSNCvCCPD图3 PD的功能框图RVDDVDDLSChargePumpBIASCPVPPCPAVDDNC第2 3 卷第7 期电压为0 5V,调谐灵敏度为2 50 8 0 0 MHz/V,相位噪声为-111dBc/Hz100kHz,输出频率范围为8 10 GHz(四分频输出：2 2.5GHz)，输出功率为5 10 dBm（四分频输出：-3.5 1dBm),1/2次谐波抑制比为6 0 dBc，1/3次谐波抑制比为6 0 dBc，供电电压为5V。3)线性稳压器选用自主研发的一款低噪声、高电源纹波抑制比的低压差线性稳压器。4)单片机(MCU)选用本单位自主研发的MCU芯片与PLL进行串行外设接口(SPI)通信。2.1.4 LPF低通LPF的设计是为了抑制误差电压中的高频分量，以便改善输出信号的频谱纯度和频率稳定度。LPF可以通过无源的阻容感以及运算放大器来实现，根据VCO的调谐特性选择用哪一种滤波器。本设计中选用的无源4阶RC低通滤波器结构能够达到良好的滤波效果。为了不影响PLL环路的稳定性,LPF的极点应远离PLL带宽的位置。图4为本设计的LPF原理图。82Q21 000 pF47nF图4LPF原理图2.2性能参数分析2.2.1输出频率频率源产生的信号频率计算公式为Rfour-4fvcorD-fta/R其中,fvco为PLL反馈回路的射频输人频率,fD为鉴相频率,Nint为整数分频系数,Nfrac为分数分频系数,R为参考分频系数，fxtal 为参考信号输入频率,d为内部二分频选择系数,four为最终输出频率。当PD的射频输入信号频率（通常为four)小于等于4GHz时，d-0；反之,d-1。本设计中fpD-fxa=100 MHz，取 d=0,R=1,Nim=22,Nrac=0,得 fvco=2 200 MHz,four=8 800 MHz。2.2.2相位噪声PLL的相位噪声主要来自参考输入信号、PD、王玲玲，蒋乐，方志明：一种X波段低相位噪声国产化频率源设计Z(s)1/N图5PLL相位噪声等效模型设PLL的开环传递函数为H。p(s),根据梅森定律,参考信号相位噪声到输出相位噪声的传递函数为Hnref(s)-nrer(s)电荷泵的相位噪声传递函数为Hn,cp(s)-incp(s)100Q3.3Q430 pF4700pFLPF、V C O 以及N分频器。各部分的噪声贡献可以运用线性系统模型来分析，将PLL相位噪声模型等效为多个噪声源线性叠加，PLL相位噪声等效模型如图5所示。Onref(s)为参考信号的相位噪声,On.ou(s)为PLL输出的相位噪声,Ondiv(s)为分频器的相位噪声,Onvco(s)为VCO 的相位噪声,inep(s)为电荷泵的电流噪声,Unlpf(s)为LPF的电压噪声,Kd为鉴相器增益,Z(s)为环路滤波器的传递函数,K/s为压控振荡器的传递函数。0.a.erK滤波器的相位噪声传递函数为Enoul)_Kv1Hnlpr(s)-Unlpr(s)s1+Hop(s)VCO的相位噪声传递函数为Cnoul)1H n,vco(s)-Vnvco(s)1+Hop(s)分频器的相位噪声传递函数为Undi(s)1+Hop(s)由式(4)（8)可知，参考信号和分频器引入的相位噪声呈低通特性，所以在环路带宽内,参考信号和分频(1)器的相位噪声为主要贡献。由式(5)可知，电荷泵的相(2)位噪声呈带通特性，还与电荷泵的增益成反比例关系，(3)因此可通过增加电荷泵增益来减小带内相位噪声。由式(7)可知,VCO引入的相位噪声呈高通特性，因此环路带宽以外，VCO的相位噪声为主要贡献。常用的PLL芯片相位噪声近似计算式为Nfoor=Fanor=10lg fppD+20lg(fvco/fprp)Naicker=Faicker+201g.fvco-10lg.fm其中，Naor为PLL带内噪声,Naicker为PD闪烁噪声，Faoor为PD归一化噪底，Frlicker为PD闪烁噪声基底，fm为频偏。Far-230 dBc/Hz,Fficker-268 dBc/Hz,fprD=100 MHz,则 Nfor=-124 dBc/Hz2.2 GHz,Nicker=-99.4 dBc/Hz070303-3n.out(s)n,out(4)1+Ho(s)(5)Ka 1+Hop(s)(6)(7)(8)(9)(10)第2 3 卷第7 期1kHz。因此 8.8 GHzPLL的相位噪声约为-9 9 dBc/Hz1 kHz,-112 dBc/Hz10 kHz,-110 dBc/Hz100 kHz,-130dBc/Hz1 MHz。8.8 G H z PLL的相位噪声仿真曲线如图6 所示。-80(,-ZH.AP)/-90-100-110-120/eSION-130-140-150-160-170-180103图6 8.8 GHzPLL的相位噪声仿真曲线3测试结果分析保持方案和外围电路及其器件一致，核心器件分别选用国产PLL和进口PLL，制作两种频率源实物并进行测试。本设计采用厚度为0.8 mm的多层混压板。腔体内部局部镀银,PCB与腔体使用焊锡膏进行烧结以组装成小模块，尺寸为50 mmx40mmx8mm。频率源选用+6 V直流电源，经过模块内部线性稳压器稳压后供给各有源器件。测试时，使用外部10 0 MHz恒温晶振作为参考时钟，其相位噪声优于-155dBc/Hz1kHz,功率约为+5dBm，满足PLL要求。频谱仪型号为N9030B,具备测试相位噪声的功能。频率源测试框图及其测试环境如图7 所示，频谱和相位噪声的实测曲线如图8 所示。直流电源VGND+6V100 MHz频率源OCXO(a)测试框图电子与封装/DIv10dBTotalPrescalerLoopFilterChipREFVCo104105Frequency Offset/HRNNRef Level o,150nter8.800000GHzBVid00BW100HzW30KH（a）国产频率源频谱测试曲线80106107频谱仪-100-120-140-160102（b）国产频率源与进口频率源相位噪声测试曲线图8 8.8 GHzPLL的频谱和相位噪声测试曲线结果显示，采用国产PLL芯片制作的频率源（统称“国产频率源”）相位噪声整体上略优于采用进口PLL芯片制作的频率源(统称“进口频率源”)1 2 dB，且与仿真结果拟合度较好。国产频率源相位噪声实测结果约为-10 1 dBc/Hz1kHz、-110 d Bc/H z 10 k H z、-110 dBc/Hz100 kHz、-12 6 d Bc/H z 1 M H z、-138 dBc/Hz10 MHz。国产频率源和进口频率源相位噪声对比如表1所示。表1国产频率源与进口频率源相位噪声对比国产频率源相位进口频率源相位频偏/Hz噪声/(dBcHz-l)1x103-101.851x105-110.141106126.761107-138.06进口频率源国产频率源103104FrequencyOffset/Hz105噪声/(dBcHz-l)-101.19-109.53-123.81-135.781061074结论本文详细讨论了PLL相位噪声的线性模型,从而提出实现全国产化X波段低相位噪声低杂散频率源的工程设计方法，同时对国产PLL芯片和进口PLL芯(b）测试环境图7 频率源测试框图及其测试环境片产生的X波段频率源性能展开了详细的研究，结果显示，采用国产PLL的频率源相位噪声与理论值高度070303-4第2 3 卷第7 期一致，且略优于采用进口PLL的频率源。使用国产PLL芯片实现的低相位噪声X波段频率源可以广泛应用于无线通信、电子对抗、雷达等领域。参考文献：1王家礼,孙璐.频率合成技术M.西安：西安电子科技大学出版社,2 0 0 9.2MANASSEWITSCHV.频率合成器原理与设计M.3版.何松柏，宋亚梅，鲍景富，等译.北京：电子工业出版社，2008.3BESTRE.锁相环设计、仿真与应用M.5版.李永明，王海永，肖珺，等译.北京：清华大学出版社，2 0 0 7.4GARDNERFM.锁相环技术M.姚剑清，译.北京：人民邮电出版社，2 0 0 7.5区健川,蔡良伟,徐渊，等.一种新型的采用电流转向电荷泵的快速锁定小数分频锁相环J.电子技术应用，2 0 2 0,46(12):61-66.6张涛，陈亮.电荷泵锁相环环路滤波器参数设计与分析J.现代电子技术,2 0 0 8,3 1(9):8 7-9 0.7蔡竟业，袁文，王文钦，等.一种高分辨率低杂散频率合成器的研制J.电子科技大学学报，2 0 0 5(S1)：10 0 9-10 12.8 CHENAKIN A.A broadband,low phase noise,fast switchingPLL frequency synthesizerC/2008 IEEE InternationalFrequency Control Symposium,Honolulu,2008:758-761.9 BROOKSD信号完整性问题和印制电路板设计M.刘雷波，赵岩，译.北京：机械工业出版社，2 0 0 5.王玲玲，蒋乐，方志明：一种X波段低相位噪声国产化频率源设计10 RAZAVI B.A 2-GHz 1.6-mW phase-locked loopJ.IEEEJournal of Solid-State Circuits,1997,32(5):730-735.11 ROMASHOV V V,YAKIMENKO K A.Modelling andcomparing of phase noise curves of hybrid synthesizersC/2015 International Siberian Conference on Control andCommunications(SIBCON),Omsk,2015:1-5.12 LEE Y S,SEONG T,YOO S,et al.A low-jitter andlow-reference-spur ring-VCO-based switched-loop filterPLL using a fast phase-error correction techniqueJ.IEEEJournal of Solid-State Circuits,2018,53(4):1192-1202.13 WOO K,LIU Y,NAM E,et al.Fast-lock hybrid PLLcombining fractional-N and integer-N modes of differingbandwidthsJ.IEEE Journal of Solid-State Circuits,2008,43(2):379-389.14 TANG Y W,ISMAIL M,BIBYK S.A new fast-setlinggearshift adaptive PLL to extend loop bandwidthenhancement in frequency synthesizers C/2002 IEEEInternational Symposium on Circuits and Systems(ISCAS),Phoenix-Scottsdale,2002:IV.王玲玲（19 8 7 一），女，安徽安庆人，硕士，工程师，主要研究方向为微波射频电路设计。作者简介：070303-5