基于SPICE模型的运算放大器ESD故障机制分析.pdf

T/技术专栏基于SPICE模型的运算放大器ESD故障机制分析史如新，嵇建飞，张伟1（1.国网江苏省电力有限公司常州供电分公司，常州2.国网江苏省电力有限公司电力科学研究院，南京2 10 0 94）摘要：运算放大器是智能电网中重要的电路元器件，其性能对电网的正常运行具有至关重要的影响。为了提高智能电网的安全性和稳定性，需要对运算放大器在复杂的电磁环境下的可靠性进行验证。本文以UA741模拟集成运算放大器为研究对象，通过分析典型静电放电（ESD）干扰下的电磁效应，研究了基于SPICE模型的MOS的电压和电流特性以及故障机制。通过定位故障MOS，为进一步研究ESD抑制提供了理论依据。本研究结果对于提高智能电网中电路和电力设备的抗干扰能力，保障电网的稳定运行具有重要意义。关键词：ESD；故障机制；MOS；运算放大器；SPICE模型中图分类号：TP342+.11213000;文献标识码：A文章编号：10 0 4-7 2 0 4(2 0 2 3)0 6-0 10 9-0 5Analysis of ESD Failure Mechanism of Operational Amplifier Based on SPICEModelSHI Ru-xin,JI Jian-fei,ZHANG Weil(1.State Grid Jiangsu Electric Power Co.,Ltd.Changzhou Power Supply Branch,Changzhou 213000;2.Electric Power Research Institute of State Grid Jiangsu Electric Power Co.,Ltd,Nanjing 210094)Abstract:The performance of the operational amplifier has a vital influence on the normal operationof circuit and power equipment in smart grid.In order to improve the security and stability of thesmart grid,the reliability of the operational amplifier in the complex electromagnetic environmentshould be verified.The UA74l analog integrated operational amplifier is taken as the research objectin this paper,the electromagnetic effect under typical electro-static discharge(ESD)interferenceis analyzed,the voltage and current characteristics and the failure mechanism of the Mos based onSPICE model is studied,and the failure MOS is located,which provides a theoretical basis for furtherresearch on ESD suppression.Keywords:ESD;failure mechanism;MOS:operational amplifier;SPICE model引言智能电网是一个综合各种技术的电力工程，其运行过程中产生的电磁场和射频干扰导致集成电路的工作环境差，运算放大器的高故障率，给电网的安全稳定运行带来危险I.2。瞬态干扰通过传导耦合和辐射耦合进人运算放大器的MOS管中，导致工作电压偏移。当能量过大或偏移超过安全临界值时，集成电路容易发生击穿或故障，最终影响系统的安全运行 3.4。在文献5 中，基于黑盒建模方法，建立了集成电路基金项目：中国国家电网公司科技项目，项目编号：550 0-2 0 2 0 550 7 0 A-0-0-00。2023年6 月/June 2023109技术专栏/TechnicalColumn的静电放电（ESD）干扰模型，研究了智能电力设备的瞬态干扰行为和物理结构的抗干扰能力，实现了对电力设备ESD鲁棒性的准确预测。在文献6-8 中，设计了带有瞬态脉冲和瞬态电压检测的ESD钳位电路，验证了具有12V双扩散漏源MOS器件的高压CMOS工作过程，揭示了CMOS的ESD干扰特性。随着半导体行业发展，半导体沟道长度不断减少，集成电路晶体管制造尺寸也越来越小，芯片单位面积内集成晶体管数目不断增多，芯片密度增大，核心电压大幅降低，时钟频率不断增高，导致芯片对系统内部模块间的干扰越来越敏感9。根据天线理论，信号线尺寸在1/4波长时，将产生天线效应，而在高频（3 30）CHz情况下，芯片管脚、封装尺寸很容易到达这个长度，甚至内部键合线的尺寸也接近1/4波长。在这种情况下，集成电路上的高频干扰源易通过这些线路耦合到芯片内部，对芯片工作产生影响。静电放电（ElectrostaticDischarge，ESD）作为一种强脉冲干扰，对我国军事装备、航空航天、卫星通信、智能制造等关键领域的发展产生了阻碍。根据半导体行业相关失效数据分析的统计，ESD造成损害成本每年高达数十亿美元。ESD/EOS（El e c t r i c a l O v e r St r e s，电气过应力）导致集成电路失效占总体失效比例的37%，是集成电路失效的主要因素12。由于集成电路ESD防护窗口的设计VDD！IN-山！1;IN+11MNIMiN2输入级图1UA741运算放大器的内部结构会随着集成电路制造工艺提升而不断减小，导致ESD防护也越来越困难，需定制专门的ESD防护方案，因此相应设计成本也会增加3。上述研究都研究了ESD对MOS管的影响，但是这些研究仅关注单个晶体管的工作特性，而实际上集成电路由多个晶体管组成。由于ESD的影响，现有的研究无法确定具体的故障晶体管。本文提出了一种基于SPICE模型分析运算放大器MOS故障机制的方法，可以准确定位导致集成电路失效的晶体管。2运算放器的ESD效应分析如图1所示，UA741的有源元件主要是非线性晶体管。本文以NMOS为例，研究了ESD干扰对NMOS工作特性的影响。根据跨导的定义，NMOS的栅源电压U为：2L(IDD+IesD)Ug=U+WuCox式中：U一阅值电压;W一沟道宽度；L一沟道长度；一电子迁移率；Co一氧化层电容；IDp和IesD一供应电流和干扰电流。输人电流瑞为：Im=I D+IesD1M4OUTiM3Vss偏置放大器(1)（2）假设峰值瞬态干扰电流与电源电流之比为入：元=ESD1DD根据式（2）和式（3）Iin=I Dp(1+al Es(t)根据式（1）和式（4）IDDU.s=Uh+WuCox/2L输出级可以得到式（5）和式（6）的泰勒展开式：（3)（4)a1+alsp(t)(5)110环境技术/Environmental TechnologyTechnicalColumn/技术专栏1DD(1+2/2L通过对式（6）进行积分，可以得到栅源平均电压，即电压的直流（DC）分量。1DDUgs=U,+WuC./2L从（7）式可以看出，ESD干扰降低了栅源的直流电压并引起偏移。由于晶体管的非线性特性，在MOS没有任何直流分量的情况下被激励时，晶体管的直流工作点会大幅偏移。3基于SPICE模型的MOS故障机理ESD脉冲的负极性模式如图2 所示，UA741运算放大器的Vpp和Vss引脚连接到正常工作电源，差分输入引脚IN-和IN+接地，N,和N,连接到零电压以确保在没有输入时输出为零，而瞬态脉冲则通过Vss引脚注人。从图3可以看出，输出端口受到高幅值的ESD电压耦合，波形类似ESD脉冲。2 s后，ESD脉冲消失，稳定的输出电压为-11V，与正常输出电压相差11V，工作状态异常。根据故障理论分析，研究了图1中MI、M 2、M,和M4端口的电压和电流特性，并确定了导致UA741运放失效的MOS晶体管。从图4可以看出，M，的源、栅和漏极电压都受到ESD脉冲的耦合，最大值分别为-8.8 V、-9.7 V 和-10.5V。M,的源、栅和漏极电流发生剧烈变化，产生高R+SupplyIN-VDDIN+OUT-SupplyOVSSN2UA741EMIZt=50Q图2 UA741在负模式下的ESD干扰元ESD(t)152161024N1R208ESD.)(7)OOutput_Normal(6)-Output_ESD-2.5-5.0-7.5-10.00-8.0-9.0-10.0-11.0(Nn-12.0-13.0-14.0-15.0-16.00400300200100(vn)I0-100-200-300-400-50000.5图3UA741的输出电压MI_S_ESDMI_S.NomalMI_G_ESDMI_G_NormalMI_D.ESDMI_D_Normal0.51.0Time(ns)(a)M,晶体管端口电压MI,S_ESDMI_s.NomalMIG.NormalMLG_ESDMLD_ESDMI_D_Normal2040Time(ns)(b）M 晶体管的端口电流图4M晶体管的端口电压和电流特性1.0Time(us)1.51.52.0602.02.5802023年 6 月/June 2023 111技术专栏 TechnicalColumn频噪声，其中栅极电流变化最大，最小达到-38 4A，远低于正常工作状态下的8.3A。虽然端口电压和电流在2 0 ns后回到正常工作状态，但电压和电流的幅值变化很大，M，容易出现反向电压。如图5所示，M,的源电压受ESD的影响较小，而栅极和漏极电压受到的影响较大，两者都与ESD脉冲耦合，最大值分别为-8.6 V和-10 V。M 的源电流变化最为剧烈，最小值为-197 A，最大值为596 A，严重偏离了398 A的正常工作电流。虽然端口电压和电流在2 0 ns后恢复到正常工作状态，但是电压和电流的振幅变化很大，M,容易出现反向电压。从图6 可以看出，M，的源电压具有非常大的工作电压偏移量。ESD脉冲消失后，源电压从-8 35mV的正常工作电压降至-12 V。此外，从图6（b）可以看出，M,0-2.5-5.0的源漏电流偏离了正常工作电流，ESD消失后未能恢复正常。电压和电流的两个特性都表明，M晶体管已经损坏。从图7 可以看出，M4的源极、栅极和漏极电压都经历了相当大的工作电压偏移，在ESD脉冲消失后仍未恢复正常。此外，从图7（b）可以看出，M4的源漏电流与正常工作电流相差很大，但在ESD消失后恢复正常。电压特性结果表明M4晶体管已经损坏。4结论本文提出了一种基于SPICE模型研究模拟运算放大器故障机制的方法。研究了ESD造成MOS晶体管工作电压偏移的理论，并影响集成电路的正常运行。UA741ESD特性的仿真验证了内部MOS工作电压偏移0-2.5M2S_ESDM3_S_Normal-5.0M3_D_ESDM2_G_Normal-10.0M2_G_ESDM2_D_Normal-12.5-15.00500250(vn)I0-250-5000-10.0M2_D_ESD-12.5-15.000.250.5(a）M,晶体管的端口电压M2.S_NormalM2.S.ESDM2_G_NormalAM2_G_ESDM2_D_ESDM2_D_Normal20(b）M,晶体管的端口电流图5M晶体管的端口电压和电流特性M3_S_ESDYM3_G_ESD0.50.751.0Time(us)40Time(ns)M3_G_NormalM3_D_Normal1.01.251.560801.5Time(us)(a）M 晶体管的端口电压400M3_S_ESD200M3_G_ESD(vn)IM3_D_Normal-200MWMM3D_ESD-40002.0M3_S_Nomal-M3_G_Normal-M3_D_Normal-M3_S_ESDM3_S_Nomal-M3_G_ESD-M3_D_ESDM3_G_Normal10Time(ns)(b)M晶体管的端口电流图6 M晶体管的端口电压和电流特性203040112环境技术/Environmental TechnologyTechnicalColumn/技术专栏是UA741故障的根本原因，并确定了故障晶体管位于放大器级M，和输出级M4。本文为精确定位集成电路的故障点提供了参考，并为有针对性的瞬态干扰抑制提供了理论基础。通过本文的研究，我们深人了解了ESD对运算放大器的影响及其故障机制，为进一步研究ESD抑制提供了有价值的参考。我们提出的一种基于SPICE模型的方法来研究运算放大器的故障机制，该方法可以帮助我们更准确地定位故障点，提高集成电路的可靠性。我们的研究不仅有助于提高智能电网电路和电力设备的安全性和稳定性，也对其他领域的电路和电子设备的可靠性提供了参考价值。在未来的研究中，我们将进一步探究ESD抑制的方法，并优化电路设计以提高抗ESD干扰的能力。2.50M4_S_Nomal-2.5M4_G_NormalM4_D_Normal-5.0M4_S_ESD-7.5M4_G_ESDM4.D.ESD-10.0-12.501000M4_S.Normal750500250(vn)l0-250-500-750-10000图7 M晶体管的端口电压和电流特性参考文献：1 s.He,Y.Zhang,R.Zhu,and W.Tian,Electric signaturedetection and analysis for power equipment failuremonitoring in smart grid,”IEEE Trans.Ind.Informat.,vol.17,no.6,3739-3750,June2021.2 D.Dong,M.S.Agamy,M.H.Todorovic,X.Liu,L.Garces,R.Zhou,and P.Cioff,A PV residential microinverter with grid-support function:design,implementation,and field testing.IEEETrans.Ind.Appl.,vol.54,no.1,469-481,February2018.3 M.Lee,S.Cho,N.Lee,and J.Kim,Design forhighreliability of cMos Ic with tolerance on total ionizing doseeffect.IEEE Trans.Device Mater.Rel.,vol.20,no.2,459-467.June2020.4 Y.Araga,M.Nagata,G.V.D.Plas,P.Marchal,M.Libois,A.L.Manna,W.zhang,G.Beyer,and E.Beyne,Measurementsand analysis of substrate noise coupling in TsV-based 3-Dintegrated circuits,”IEEETrans.Compon.,Packag.,Manuf.Technol.,vol.4,no.6,1026-1037,June 2014.5 M.Ammer,Y.Cao,A.Rupp,M.Sauter,and L.Maurer,Bringingthe SEED approach to the next level:generatingICmodels for system EsD and electrical stress simulation outofdesign data,IEEE Trans.Electromagn.Compat.,vol.62,no.1,25-35,February2020.6 J.T.Chen,and M.D.Ker,Design of power-rail ESD clampwith dynamic timing-voltage detection against false triggerduringfast power-on events,IEEE Trans.Electron Devices,vol.65,no.3,838-846,March 2018.7 M.D.Ker,P.Y.Chiu,W.T.Shieh,and C.C.Wang,“EsDprotection design for touch panel control IC against latchup-like failure induced by system-level EsD test,IEEETrans.Electron Devices,vol.64,no.2,642-645,February 2017.8 R.K.Chang,and M.D.Ker,Design of high-voltage-0.250.5(a）M 晶体管的端口电压M4_S_ESDM4_G_NormalM4GESDM4_D_ESDM4D.Normal10(b）M 晶体管的端口电流0.75Time(us)20Time(ns)1.0301.251.540tolerant power-eail EsD protection circuit forpowerpinofnegative voltage in low-voltage CMos processes,IEEETrans.Electron Devices,vol.67,no.1,40-46,January2020.9程俊平.典型FPGA可编程器件电磁抗扰度热应力效应研究D.解放军信息工程大学，2 0 19io Zhang J,ZhangX,Jiang GK,et al.Overview ofElectromagneticCompatibilityinAutomotive IntegratedCircuitsC/Journal of Physics:Conference Series.IOPPublishing,2020,1607(1):012034.11刘尚合，武占成.静电放电及危害防护M.北京邮电大学出版社，2 0 0 4.12 Voldman S H.ESD Physics and DevicesJ.Proceedings ofSPIE-The International Society for Optical Engineering,2006.13侯文煜.集成电路ESD失效机理和ESD防护电路研究D.西安电子科技大学，2 0 15.作者简介：史如新，硕士，电气工程及其自动化专业，主要从事能源互联网、电网运维检修、物资供应链等研究工作。2023年6 月/June 2023 113