第1章-EDA技术概述-.ppt

第第1章章 EDA技术概述技术概述 本章主要内容1.1 EDA技术及其发展技术及其发展1.2 EDA技术实现目标技术实现目标1.3 硬件描述语言硬件描述语言VHDL1.4 VHDL综合综合1.5 基于基于VHDL的自顶向下设计方法的自顶向下设计方法1.6 EDA技术优势技术优势1.7 EDA设计流程设计流程1.8 ASIC及其设计流程及其设计流程1.9 常用常用EDA工具工具1.10 Quartus II简介简介 1.11 IP 核核1.12 EDA技术发展趋势技术发展趋势1.1 EDA技术及其发展 EDA技术在进入21世纪后，得到了更大的发展，突出表现在以下几个方面：u使电子设计成果以自主知识产权(IP)的方式得以明确表达和确认成为可能；u在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断推出。u电子技术全方位纳入EDA领域；uEDA使得电子领域各学科的界限更加模糊，更加互为包容；1.1 EDA技术及其发展u更大规模的FPGA和CPLD器件的不断推出；u基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块；u软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认；uSoC(SOPC)高效低成本设计技术的成熟。u系统级、行为验证级硬件描述语言(如System C)的出现？uSoC(SOPC)？传统电子产品uSoC(SOPC)？现代电子产品传统计算机系统：传统计算机系统：价格、复杂性、可靠性、功价格、复杂性、可靠性、功耗等问题耗等问题FlashDRAMCPUDSPUSBPCIUARTFPGAUSBPCIUARTCPUDSP解决方法：解决方法：用可用可编编程芯片取代外部的器件程芯片取代外部的器件FPGASOC：SYSTEM ON A CHIPSOPC：SYSTEM ON A PROGAMMABLE CHIP SOPCNIOSEthernetInterfaceARMUARTRAM/ROM FIFOUSB PCIDSP BlocksPLLsSDRAM CONTROLVGAPS2Multiply UnitJPEG CPL FIR，IIR，FFTEDA技术ASIC设计FPGA/CPLD可编程ASIC 设计 门阵列（MPGA）；标准单元（CBIC）；全定制；（FCIC）；ASIC设计数字ASIC混合ASIC设计1.2 EDA技术实现目标作为EDA技术最终实现目标的ASIC，通过三种途径来完成：1.超大规模可编程逻辑器件2半定制或全定制ASIC3混合ASIC从应用角度看：EDA的要素软件：HDLHDL(VHDL,(VHDL,Verilog HDL)Verilog HDL)硬件：FPGA/CPLD（MPGA）；标准单元（CBIC）；全定制；（FCIC）；ASIC设计综合1.3硬件描述语言硬件描述语言 HDL VHDLVerilog HDLSystemVerilogSystem C 在在EDA设计中使用最多，也得到几设计中使用最多，也得到几乎所有的主流乎所有的主流EDA工具的支持工具的支持 这两种这两种HDL语言还处于完善过程中，语言还处于完善过程中，主要加强了系统验证方面的功能。主要加强了系统验证方面的功能。1.4 VHDL综合 设计过程中的每一步都可称为一个综合环节。(1)从自然语言转换到VHDL语言算法表示，即自自然然语言言综合合；(2)从算法表示转换到寄存器传输级(Register Transport Level，RTL)，即从行为域到结构域的综合，即行行为综合合；(3)RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合；合；1.4 VHDL综合 设计过程中的每一步都可称为一个综合环节。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版版图综合合或或结构构综合合。有了版图信息就可以把芯片生产出来了。有了对应的配置文件，就可以使对应的FPGA变成具有专门功能的电路器件。C、ASM.程序CPU指令/数据代码：010010 100010 1100软件程序编译器 COMPILER编译器和综合功能比较VHDL/VERILOG.程序 硬件描述语言 综合器 SYNTHESIZER为ASIC设计提供的 电路网表文件（a）软件语言设计目标流程（b）硬件语言设计目标流程VHDL综合器运行流程?U1NG24AMAX7219CNG(VCCC1-2JP1-7JP1-8R1-2R2-2R3-2R4-2R5-2U1-19)网表网表1.5 基于VHDL的自顶向下设计方法自顶向下的设计流程:1.6 EDA技术的优势技术的优势（1）大大降低设计成本，缩短设计周期。（2）有各类库的支持。（3）极大地简化了设计文档的管理。（4）日益强大的逻辑设计仿真测试技术。（5）设计者拥有完全的自主权，再无受制于人之虞。（6）良好的可移植与可测试性，为系统开发提供了可靠的保证。（7）能将所有设计环节纳入统一的自顶向下的设计方案中。（8）在整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试。原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 功能仿真 1.7 EDA设计流程应用FPGA/CPLD的EDA开发流程:1.7.1设计输入(原理图HDL文本编辑)1.图形输入 图形输入 原理图输入 状态图输入 波形图输入2.HDL文本输入1.7.1设计输入(原理图HDL文本编辑)这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。1.7.2综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。1.7.3适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。1.7.4 时序仿真与功能仿真时序仿真功能仿真 就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。1.7.5 编程下载 通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：C将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的 ispLSI系 列、Xilinx的 XC9500系 列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。C将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。1.7.6 硬件测试 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。1.8 ASIC及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。1.8.1 ASIC设计方法 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。ASIC设计方法全定制法半定制法门阵列法标准单元法可编程逻辑器件法1.8.2 一般ASIC设计的流程系统规格说明系 统 划 分逻辑设计与综合综合后仿真芯 片 测 试版 图 设 计版 图 验 证参数提取与后仿真制版、流片1.9 常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。EDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器1.9 常用EDA工具1.9.1 设计输入编辑器1.9.2 HDL综合器性能良好的FPGA/CPLD设计的HDL综合器有如下三种：Synopsys公司的FPGA Compiler、FPGA Express综合器。Synplicity公司的Synplify Pro综合器。Mentor子公司Exemplar Logic的LeonardoSpectrum综合器。综合器的使用也有两种模式：图形模式和命令行模式(Shell模式)。1.9 常用EDA工具1.9.3 仿真器 按处理的硬件描述语言类型分，HDL仿真器可分为：(1)VHDL仿真器。(2)Verilog仿真器。(3)Mixed HDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。(4)其他HDL仿真器(针对其他HDL语言的仿真)。按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤：(1)系统级仿真。(2)行为级仿真。(3)RTL级仿真。(4)门级时序仿真。ModelSim1.9 常用EDA工具1.9.4 适配器(布局布线器)1.9.5 下载器(编程器)适配器的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在。EDA工具软件1、ALTERA：MAX+PLUSII、QUARTUSII2、LATTICE：isp EXPERT SYSTEM、isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER3、XILINX：FOUNDATION、ISE4、FPGA Compiler、FPGA Express、Synplify、Leonardo Spectrum.EDA公司：CADENCE、EXEMPLAR、MENTOR GRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、.1.10 Quartus II简介简介 1.11 IP核 IP(Intellectual Property)就是知识产权核或知识产权模块的意思，在EDA技术和开发中具有十分重要的地位。IP核软 IP固 IP硬 IP1.12 EDA技术发展趋势技术发展趋势（1）超大规模集成电路的集成度和工艺水平不断提高，深亚微米（Deep-Submicron）工艺，在一个芯片上完成系统级的集成系统级的集成系统级的集成系统级的集成已成为可能。（2）由于工艺线宽的不断减小，在半导体材料上的许多寄生效应已经不能简单地被忽略。这就对EDA工具提出了更高的要求，同时也使得IC生产线的投资更为巨大。这一变化使得可编程逻辑可编程逻辑器件开始进入传统的ASIC市场。（3）市场对电子产品提出了更高的要求，从而对系统的集成度不断提出更高的要求。同时，设计的速度也成了一个产品能否成功的关键因素，这促使EDAEDA工具和工具和工具和工具和IPIP核应用更为广泛核应用更为广泛核应用更为广泛核应用更为广泛。（4）高性能的高性能的高性能的高性能的EDAEDA工具工具工具工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。（5）计算机硬件平台计算机硬件平台计算机硬件平台计算机硬件平台性能大幅度提高，为复杂的SoC设计提供了物理基础。作业题作业题n1 什么是综合？编译和综合的区别什么是综合？编译和综合的区别n2 IP核是什么？核是什么？n3 叙述叙述EDA的的FPGA/CPLD设计流程设计流程