高等教育中规模集成逻辑电路.pptx

7.1.1 7.1.1 二进制并行加法器二进制并行加法器二进制并行加法器二进制并行加法器7.1.2 7.1.2 译码器和编码器译码器和编码器译码器和编码器译码器和编码器7.1.3 7.1.3 多路选择器和多路分配器多路选择器和多路分配器多路选择器和多路分配器多路选择器和多路分配器7.17.1常用中规模组合逻辑电路常用中规模组合逻辑电路1、半加器、半加器半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器7.1.1 二进制并行加法器二进制并行加法器构成构成构成构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式(1)串行进位的并行加法器nn-1n-221XnYnXn-1Yn-1Xn-2Yn-2X2Y2X1Y1SnSn-1Sn-2S2S1当操作数为n位长时，需要用n位全加器构成加法器，如下图:Cn-2CnCn-1C2C1C0串行进位链：本位的和不但依赖本身的两操作位，而且依赖低位的进位，甚至依赖更低位的进位，形成串行进位链。进位信号产生和传递所占用的时间。Ci=XiYi+(XiYi)Ci-1第一部分XiYi：表明产生进位信号仅与本位有关，而与低位进位无关，所以称为进位产生函数或本地进位，以Gi表示，即：Gi=XiYi第二部分(XiYi)Ci-1：表明当XiYi=1时生，Ci-1进位信号可以通过本位向高位的传递，因而把XiYi称为进位传递函数或进位传递条件，以Pi表示，即：Pi=XiYi。则：Ci=Gi+PiCi-1。串行进位链表达式为：C1=G1+P1C0C2=G2+P2C1Cn=Gn+PnCn-1(2)并行进位的并行加法器通过上面表达式可改为：C1=G1+P1C0C2=G2+P2C1=G2+P2（G1+P1C0）=G2+P2G1+P2P1C0C3=G3+P3C2=G3+P3（G2+P2G1+P2P1C0）=G3+P3G2+P3P2G1+P3P2P1C0Cn=Gn+PnCn-1=Gn+PnGn-1+PnPn-1Gn-2+PnPn-1P2G1+PnPn-1P1C0由上述得到的进位信号的产生不再与低位的进位信号有关，而只与两个参加运算的数和C0有关。C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3 G2+P3 P2G1+P3P2P1C0C4=G4+P4 G3+P4P3 G2+P4P3P2G1+P4P3P2P1C0 并行进位链：每位进位信号的产生只和两操作数和C0有关形成的进位链工程上对上述表示式形成的逻辑电路实现有一定的困难，如：n=16，最后要求“与”门电路有17个输入端。为了实现并行进位链并行加法器可分成若个小组，对小组内的进位逻辑和小组间的进位逻辑作不同选择，就形成多种进位链结构。1）组内并行、组间串行的进位这种进位链也称为单重分组跳跃进位。以16位加法为例，可分成4小组，每小组4位，每组内部采用并行进位结构，组间采用串行进位传递结构。第一组（第4位第1位）来讨论，各进位表达式为：XiYiGiPiXiYi=1&G4P4G3P3G2P2G1P1C0C4C3C2C11111&G4G3G2G1C0C4C3C2C1P4P3P2P1并行进位网络G16 G15 G14 G13C12C16C15C14C13P16P15P14P13第四组G12G11G10G9C8C12C11C10C9P12P11P10P9第三组G8G7G6G5C4C8C7C6C5P8P7P6P5第二组G4G3G2G1C0C4C3C2C1P4P3P2P1第一组每门延时为Td，每组2Td,16位组内并行、组间串行的进位链42Td=8Td2)组内并行、组间并行的进位链也叫多重分组跳跃进位链，可以压缩为组间串行进位链的1/3时间，依照分析每一位进位信号的方法，将每小组最高位的进位信号分成进位传递函数和进位生成函数两个部分：C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0在组成C4的五项中，只有最后一项依赖于低位小组的进位信号，称这一项为第一组传送进位，其中P4P3P2P1为小组的传送函数，记为P*i而前四项与C0无关，只与本小组内的Gi、Pi有关，称为第一组的进位生成函数，记为G*i,即：G*1=G4+P4G3+P4P3G2+P4P3P2G1P*1=P4P3P2P1C4=G*1+P*1C0C8=G*2+P*2C4=G*2+P*2G*1+P*2P*1C0C12=G*3+P*3C8=G*3+P*3G*2+P*3P*2G*1+P*3P*2P*1C0C16=G*4+P*4C12=G*4+P*4G*3+P*4P*3G*2+P*4P*3P*2G*1+P*4P*3P*2P*1C0其中G*1=G4+P4G3+P4P3G2+P4P3P2G1P*1=P4P3P2P1G*2=G8+P8G7+P8P7G6+P8P7P6G5P*2=P8P7P6P5G*3=G12+P12G11+P12P11G10+P12P11P10G9P*3=P12P11P10P9G*4=G16+P16G15+P16P15G14+P16P15P14G13P*4=P16P15P14P13结合串行进位链可得第一小组产生G*1、P*1、C3、C2、C1第二小组产生G*2、P*2、C7、C6、C5第三小组产生G*3、P*3、C11、C10、C9第四小组产生G*4、G*4、C15、C14、C13G4P4G3P3G2P2G1P1C0G*1P*1C3C2C11111&G*4P*4G*3P*3G*2P*2G*1P*1C16C12C8C4G16G15G14G13C12C15C14C13P16P15P14P13第四组G12G11G10G9C8C11C10C9P12P11P10P9第三组G8G7G6G5C4C7C6C5P8P7P6P5第二组G4G3G2G1C0C3C2C1P4P3P2P1第一组第二重进位链16位组内并行组间并行的进位链=6Td,和组间串、行进位链比较，并没有缩短大多的延时时间，但随着位数的增多，缩短延时时间越明显。3集成电路构成ALU的原理集成电路的发展使人们可利用现成的集成电路芯片像搭积木一样构成ALU，常见的产品有SN74181，它是4位片形的芯片，即一片能完成4位数的算术和逻辑运算。（1）SN74181芯片是并行进位的多功能ALU芯片，每片4位，构成一组，组内是并行进位，如下图：741814位ALU（负逻辑）Cn+4A=BG*P*F3F2F1F0A3B3A2B2A1B1A0B0CnMS0S1S2S313111091918212023222178654316141715741814位ALU（正逻辑）Cn+4A=BG*P*F3F2F1F0A3B3A2B2A1B1A0B0CnMS0S1S2S313111091918212023222178654316141715加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器芯芯片片3 加法器的应用举例加法器的应用举例1、8421 BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。二二-十进制加法器十进制加法器修正条件修正条件加加6调整调整7.1.2译码器和编码器译码器和编码器二二二二 进制译码器进制译码器进制译码器进制译码器二二二二-十进制译码器十进制译码器十进制译码器十进制译码器显示译码器显示译码器显示译码器显示译码器二进制编码器二进制编码器二进制编码器二进制编码器二二二二-十进制编码器十进制编码器十进制编码器十进制编码器译译码码器器编编码码器器把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。译码器就是把一种代码转换为另一种代码的电路。译码器就是把一种代码转换为另一种代码的电路。3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列集成二进制译码器集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效如上真值表可知如上真值表可知:输出是低电平有效输出是低电平有效,各输各输出端的表达式如下出端的表达式如下:用与非与非组成的3线/8线译码器74LS1380Y1Y2Y3Y4Y5Y6Y7Y11111110G1G2G3G4G5G6G7GSSG1EE2AE2B0A1A2A（a）74LS138的电路（b）简化符号74LS138译码器0Y1Y2Y3Y4Y5Y6Y7YE1E2AE2B0A1A2AA074LS138A1A274LS138的级联的级联例例7.5 用用3-8线译码器线译码器74138和适当的与非门实现全减器和适当的与非门实现全减器全减器真值表全减器真值表A B G Di Gi 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1A074LS138Y0A1A2E2AE1E2BY1Y2Y3Y4Y5Y6Y7&D Di i&GiABC100二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。2、8421 码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。真值表真值表（高电平有效）（高电平有效）逻辑表达式逻辑表达式逻辑图逻辑图A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y90 0 0 0 0 1 1 1 1 1 1 1 1 10 0 0 1 1 0 1 1 1 1 1 1 1 10 0 1 0 1 1 0 1 1 1 1 1 1 10 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 10 1 0 1 1 1 1 1 1 0 1 1 1 10 1 1 0 1 1 1 1 1 1 0 1 1 10 1 1 1 1 1 1 1 1 1 1 0 1 11 0 0 0 1 1 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 0 D全全1真值表（低电平有效）真值表（低电平有效）4-BCD to 10 Decimal dec Fic集成集成8421 BCD码译码器码译码器74LS423、显示译码器、显示译码器数数码码显显示示器器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极显示译码器真值表显示译码器真值表真值表仅适用于共阴极真值表仅适用于共阴极LEDBCD to seven segment decNot used(BCD to seven segment dec）七段数字显示译码器七段数字显示译码器74LS48引脚排列图引脚排列图功功能能表表（输出）辅助端功能辅助端功能数码显示电路的显示系统数码显示电路的显示系统用用74LS148驱动共阴极数码管驱动共阴极数码管2、编码器、编码器二二-十进制编码器（十进制编码器（BCD码编码器）码编码器）优先编码器优先编码器二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表逻辑表达式逻辑表达式逻辑图逻辑图2、8421 BCD码优先编码器码优先编码器真值表真值表逻辑表达式逻辑表达式逻辑图逻辑图集成集成10线线-4线优先编码器线优先编码器集成集成3位二进制优先编码器位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX0表示是编码输出；YEX1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器例例7.77.1.3 数据选择器（数据分配器）数据选择器（数据分配器）在数字系统中，经常需要在多个通道的信号中指定某个通道的信号传送到公共数据总线上，完成这一功能的逻辑电路称为数据选择器，其框图和等效电路如下图所示。数据选择器数据选择器典典型型芯芯片片MUX74153（双（双4路）路）MUX74152（8路，无使能控制）路，无使能控制）MUX74151（8路）路）MUX74150（16路）路）集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选中，时芯片被选中，处于工作状态；处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。逻辑图逻辑图集成集成8选选1数数据选择器据选择器74LS15174LS151的的真真值值表表数据选择器的扩展数据选择器的扩展2 数据选择器的应用数据选择器的应用基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。N=2n-1基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量21n个地址变量的数据选择器，不需要增加门电路，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数1选用选用74LS153274LS153有两个地址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式函数的标准与或表达式：4选选1数据选择器输出信号的表达式：数据选择器输出信号的表达式：比较比较L和和Y，得：，得：3 画连线图画连线图44求求Di的的方法方法（2）真值表法）真值表法C=1时时L=1，故故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C求求Di的的方法方法（3）图形法）图形法D0D1D3D2用数据选择器实现函数：用数据选择器实现函数：例例选用选用8选选1数据选择器数据选择器74LS151设设A2=A、A1=B、A0=C求求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1画连线图画连线图例例7.8用用MUX实现以下逻辑函数的功能实现以下逻辑函数的功能有两种方案有两种方案 0 0 1 1 0 1 1 0 方案一方案一方案二：采用方案二：采用4路路MUX来实现来实现 0 1 C C 例例7.9 用用4路路MUX实现实现4变量逻辑函数的功能变量逻辑函数的功能例例7.10 用一片双用一片双4路路MUX实现实现4变量多输出函数变量多输出函数 多路分配器多路分配器（数据分配器）（数据分配器）Demultiplexer是一种单输入、多输出的逻辑部件是一种单输入、多输出的逻辑部件具体由哪路输出由选择控制变量决定具体由哪路输出由选择控制变量决定DEMUXABDY3Y2Y1Y01路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据逻辑图逻辑图数据分配器的应用数据分配器的应用译码器和数据选择器一起构成数据分时传送系统译码器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统MUXDEMUXA B CA B CD0D7F0F7例例7.11 译码器译码器MUXABCZYX10FABC=ZXY时，时，F=07.2.1 7.2.1 集成计数器集成计数器集成计数器集成计数器7.2.2 7.2.2 集成寄存器集成寄存器集成寄存器集成寄存器退出退出退出退出7.2.3 7.2.3 综合运用举例综合运用举例综合运用举例综合运用举例7.2 7.2 常用中规模时序逻辑常用中规模时序逻辑