基于180nm工艺的SoC芯片设计DRC验证分析_王鹏.pdf

电子技术 第 52 卷 第 6 期（总第 559 期）2023 年 6 月 1Electronics 电子学小线宽、最小图形间距等要求时，可能存在线宽太小过刻蚀形成开路，或者间距太小无法完全刻蚀短路等情况。DRC验证可以确保芯片在生产制造以后，器件性能的正确性。DRC验证流程。在本次SoC设计中后端所使用的设计工具为Cadence公司的Innouvs，DRC的验证工具为Mentor公司的Calibre。DRC验证的流程如图1所示，SoC芯片在Innovus中完成。版图设计。从Innovus中导出GDSII数据，导出的GDSII数据需要和数字标准单元、IP和Pad等GDSII进行合并，生成包含器件内部结构信息的GDSII文件，将完整的GDSII数据和设计规则检查文0 引言随着集成电路的快速发展，芯片在生活和商业中的应用越来越广泛，芯片的种类也很多，手机CPU、GPU和AI等规模较大的芯片对工艺的要求较高，通常使用先进的工艺进行流片生产。对于规模不大、性能要求不高的芯片，使用特征尺寸较大的工艺流片更具有成本优势，成熟的工艺同时也会更加的可靠稳定，180nm的工艺在目前仍具有很大的需求和成本优势。同时SoC芯片的应用也非常广泛，不同应用的SoC芯片的性能和结构也不相同，对应在后端设计中芯片的版图规模也不同，本文通过一款结构相对简单的SoC芯片，结合180nm的工艺，对集成电路芯片后端设计中工艺规则检查（DRC）的流程和方法进行阐述。1 DRC验证流程芯片在完成后端设计的布局布线后，需要通过物理验证，才能将最终版的芯片版图GDSII格式的数据提交到晶圆厂进行生产流片，在物理验证中DRC可以确保后端设计的版图满足晶圆厂的工艺制造要求，DRC验证通常会对最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等工艺限制进行检查，晶圆厂在生产制造的过程中，需要经过光刻、刻蚀等多个步骤。当设计中的版图不满足最作者简介：王鹏，上海爱思尔教育科技有限公司；研究方向：电子器件设计。收稿日期：2023-03-07；修回日期：2023-06-02。摘要：阐述一款SoC芯片在180nm工艺中的DRC验证流程和方法，探讨使用后端设计工具Innovus导出GDSII数据时MapFile文件的设置、DummyMetal的添加、GDSII数据的合并，最终通过Calibredrv打开GDSII数据，查看DRC结果，提出修复DRC错误的方法。关键词：集成电路设计，DRC验证，GDSII，Dummy。中图分类号：TN402文章编号：1000-0755(2023)06-0001-03文献引用格式：王鹏.基于180nm工艺的SoC芯片设计DRC验证分析J.电子技术,2023,52(06):1-3.基于180nm工艺的SoC芯片设计DRC验证分析王鹏（上海爱思尔教育科技有限公司，上海 200131）Abstract This paper describes the DRC verification process and method of a SoC chip in the 180nm process,and discusses the MapFile file setting,the addition of DummyMetal,and the combination of GDSII data when using the back-end design tool Innovus to export GDSII data.Finally,open GDSII data through Calibredrv,view DRC results,and fix DRC errors.Index Terms integrated circuit design,DRC verification,GDSII,Dummy.Analysis of DRC Verification of SoC Chip Design Based on 180nm ProcessWANG Peng(Shanghai Aisier Education Technology Co.,Ltd.,Shanghai 200131,China.)图1 DRC验证流程图2 电子技术 第 52 卷 第 6 期（总第 559 期）2023 年 6 月Electronics 电子学件读入到Calibre工具中进行DRC验证，DRC验证的过程中Calibre工具会根据设计规则对版图进行逐项检查，并生成ASICII格式的数据结果，生成的结果使用Calibredrv读入，可以看到每一项检查结果。如图2所示，在满足工艺规则要求的检查项前会出现对勾标记，违反检查项的地方会出现叉进行错误提示，版图设计者根据检查结果定位到项。图2中对应的位置坐标，结合设计规则中的说明，判断以上的错误是否可以忽略或者需要对版图进行修改，当对版图进行改动后，需要重新按以上步骤完成DRC验证，直到所有的DRC错误被解决，或者出现的错误经过分析，或者工艺确认后，在后续的生产制造中对结果没有影响，可以忽略，否则出现的错误在版图中都需要被修复。2 DRC验证的GDSII数据准备 2.1 GDSII文件的导出经过布局布线后的SoC芯片版图，在Innovus工具中可以用streamOut命令导出GDSII数据，在导出的过程中需要指定mapFile文件，如果不用-mapFile选项进行指定，工具在导出GDSII时会自动生成一个streamOut.map模板文件，默认生成的streamOut.map文件中的对应的层次是乱的，当GDSII数据在Calibre中被打开时，可以看到对应的层次关系是混乱的。在很多工艺库中streamOut.map文件并不提供。本次所使用的180nm工艺没有提供streamOut.map文件，需要设计者根据晶圆厂所提供的DRM（Design Rule Manual）文件中的层次名和层次号修改模版，准备streamOut.map文件。streamOut.map文件的主要作用是记录层次名和层次号之间的对应关系。例如，在Innovus中对应的层次通常用字符串来描述，第一层金属名为Metal1，在GDSII数据中通常用数字来代表，在本次的180nm工艺中，第一层金属的层次号为61，在streamOut.map中需要将两者对应起来，如图3所示：（1）第一列是层次名（Layout Object Name）；（2）第二列是层次类型（Layout Object Type）；（3）第三列是层次号（Layout Object Number）；（4）第四列是数据类型（Data Type）。对于同一层金属可以用在不同的用途，NET对应设计交换格式（Design Exchange Format，DEF）文件中的wiring，SPNET对应DEF中的SPEACIALNETS，NAME M1/PIN表示M1 pin上的标识层，M1/PIN的层次号来自Calibre drc中的Rule Deck File，进行一致性检查（Layout Versus Schematics，LVS）用于识别，每一层金属都有一个对应的标识层，在实际生产中不会进行制造。在streamOut导出GDSII时加上修改后的mapFile文件，Layer number和Layer name的对应关系会发生改变，GDSII中的Instances，ports,nets,special nets和via数量不会发生变化。2.2 GDSII合并I n n o v u s 工 具 中 导 出 G D S I I 数 据，使 用Calibre打开时会提示“cellnotdefine，emptycellused”的警告，在图形化界面中点击一个器件，器件内部的结构是空的。Innovus导出的GDSII数据中，一般只包含金属层的信息，没有器件的内部的结构，所以在DRC的验证过程中需要将标准单元、IP和IO的GDSII数据合并进去。GDSII的合并可以在Innovus导出GDSII时使用-merge选项将需要合并的GDSII文件添加进去，或导出GDSII数据后使用Calibre将金属层信息和标准单元、IP、IO的GDSII合并起来，完成合并后的GDSII文件使用Calibre工具打开时，不再有“cellnotdefine，emptycellused”的警告提示，点击任何一个器件可以看到器件内部的结构，多晶硅层、有源区、接触孔等层次的信息。2.3 添加Dummy芯片在制造的过程中，由于硅表面的高低起伏，会影响到光刻的准度，每一层的制造中需要进行化学机械抛光，使得表面平整，在抛光的过程中，芯片中的金属、多晶硅、二氧化硅等密度如果不够均匀，导致部分区域密度较大，部分区域密度较小，抛光的过程中密度较低的地方可能会产生凹陷，从而影响到硅表面的平坦程度，进而图2 Calibre中显示的DRC检查结果图3 修改后的streamOut.map文件电子技术 第 52 卷 第 6 期（总第 559 期）2023 年 6 月 3Electronics 电子学影响到后续工序的精确度，导致芯片的良率下降。避免这个问题最有效的方法就是将各个区域的密度控制在一定的范围内，所以需要在多晶硅、金属密度不够的地方填充Dummy，加入的Dummy处于悬空状态不接任何信号，添加Dummy的方法，通常使用Calibre工具插入MetalFill/DummyMetal。在180nm的工艺中，可以用Innovus中的add dummy filler命令来添加金属层的Dummy，多晶硅层和有源区仍需要通过Calibre工具进行添加。在使用Calibre添加的Dummy，可以分为OD（Oxide,SiO2）的Dummy和PO（Polysilicon）的Dummy。晶圆厂通常会提供两个Dummy utility来分别插入金属Dummy和OD的Dummy、PO的Dummy。金属层的Dummy属于BEOL（Backend of Layout）的Dummy，OD的Dummy和PO的Dummy属于FEOL（Frontend of Layout）Dummy。3 运行DRC检查完成GDSII数据的合并和加完Dummy后，可以使用Calibre工具进行DRC检查，使用命令Calibre-drccalibre.drc运行DRC检查，calibre.drc为晶圆厂提供的DRC检查规则文件，在运行DRC检查时需要将DRC Rule Deck中的Layout path设置成GDSII的路径，将Layout Primary设置成为设计的顶层模块名称。3.1 Calibredrv中查看版图数据运行完DRC检查后可以在报告中查看版图中存在的错误类型，如果需要在图形化界面中查看版图中存在的错误，可以使用Calibredrv工具来查看版图数据，启动Calibredrv直接加载GDSII文件，就可以打开图形化界面里的版图。如图4所示，打开GDSII后默认右侧显示的是版图的层次号，将版图的层次号和版图的层次对应起来，可以通过“Load Input SVRF Layer Names”导入对应的Calibre DRC Rule Deck（推荐采用这种方式）。也可以通过“Save Layer Properties”保存版图的层次号和版图的层次名的对应关系到一个文件中，在下次使用中可以直接用“Load Layer Properties”，“Load Layer Properties”的加载速度会比加载SVRF文件速度要快。3.2 Calibredrv中导入DRC验证结果使用Calibredrv打开GDSII后，可以在Calibredrv的菜单栏验证中启动RVE，将DRC验证结果DRC_RES.db导入进去，在报告界面中可以看到每一项规则的检查结果，通常我们只需要关心存在错误并且不可忽略的地方，定位到对应错误的坐标，根据设计规则对版图中错误的地方进行修改（修改需要在Innouvs中进行），修改完的版图可以按上面的步骤再进行一次DRC检查，查看是否所有不可忽略的问题都已经修复，所有违反设计规则不可忽略的问题都被修复后，完成DRC验证。4 DRC错误修复方法举例上面的内容中讲述了GDSII的导入、GDSII文件的合并和DRC验证方法，在DRC验证过程中版图上出现的错误，需要进入到后端设计工具中对版图进行修改，以下通过两个实例来讲述后端工具中修复DRC的方法。（1）在DRC中会报VTL_*的错误（不同的工艺中错误的名字不同），主要是由于没有添加Filler引发的错误，需要在版图中添加Filler解决，在180nm工艺中可以使用命令addfiler来添加Filler，将整个版图的间隙填满，对于28nm的工艺，使用命令添加完Fiiler仍然报此类错误，由于在28nm工艺中，没有大小为1的Filler。当版图中的间隙大小为1时，Fiiler无法将整个版图的间隙填满，针对此类错误需要在布局阶段，保证版图上的所有间隙的大小大于1，在布线添加Filler时可以确保所有的间隙将被Filler填充。（2）M1.S.7是由于通孔和器件blockage区域的间距不够造成的，可以在Innovus中将孔进行替换，使两者的间距满足最小间距要求。5 结语本文基于一款SoC芯片的设计过程，介绍了在180nm工艺中，DRC验证的流程和方法，并重点阐述了使用后端设计工具Innovus导出GDSII数据时MapFile文件的设置，DummyMetal的添加和GDSII数据的合并。最终通过Calibredrv打开GDSII数据，查看DRC结果，提出修复DRC错误的方法。参考文献1 陈春章,艾霞,王国雄.数字集成电路物理设计M.科学出版社,2008.2 郭雅琳,陈岚.VLSI版图DRC验证算法的优化J.微电子学与计算机,2007(11):186-188.3 黄莹.基于Calibre DRC的版图验证规则的设计与应用D.上海：东华大学,2016.4 史峥.亚波长光刻条件下集成电路可制造性设计与验证技术研究D.浙江：浙江大学,2005.图4 使用calibredrv打开GDSII文件