SOPC专业系统设计与实践知识点.doc

SOPC系统设计和实践知识点一 课程概述 1. FPGA: Field Programmable Gate Array 现场可编程门阵列，一类超大规模集成电路芯片，硬件范围2. SOC：3. SOPC: (P2)System On Programmable Chip 可编程片上系统，系统层级概念，既包含硬件系统也包含软件系统4. HDL：5. VHDL：（P3） Very High Speed Integrated Circuit Hardware Description Language)，意为超高速集成电路硬件描述语言。6. 简明叙述这门课程目标。（P3）掌握数字逻辑基础理论、基础分析和设计方法，含有使用VHDL（Very High Speed Integrated Circuit Hardware Description Language）或Verilog HDL（Hardware Description Language）语言进行数字逻辑设计能力，熟悉在FPGA上构建嵌入式SOPC硬件系统方法。 7. 写出本课程所讲述两部分关键内容。（P5）一个部分是基础FPGA系统设计，另外一个部分是基于FPGA嵌入式SOPC系统设计。 8. 写出本课程关键讲解两个软件和一个硬件开发系统名称（P5）Quartus II ，Nios II和DE2硬件开发系统 9. 叙述本课程内容三个层次（P67）n 基于FPGA芯片数字逻辑设计 掌握现代EDA技术及其基础概念，熟悉基础设计方法和设计语言，能够实现简单数字逻辑电路，掌握FPGA芯片基础结构和功效。n 基于FPGA芯片数字综合系统设计在第一层次基础上，利用专有开发软件搭建较为复杂FPGA数字综合系统，掌握FPGA芯片更为复杂功效n 基于FPGA嵌入式SOPC系统设计 在前两个层次基础上，搭建基于FPGA芯片嵌入式SOPC系统，包含到使用专有软件系统原理设计、系统仿真和调试、程序下载、硬件调试等步骤；该部分是本课程学习关键。二 专业动态1. 叙述下国家大力发展集成电路原因？（P5） 社会发展需要：集成电路是最能表现知识经济特征经典产品之一。 经济发展需要：现代经济发展数据表明，GDP每增加100元，需要10元左右电子工业产值和12元集成电路产值支持。，中国集成电路产业销售额1424亿元，同比增加28.4%，设计业销售384亿，同比增加41.9%。集成电路市场增速达29.5%，实现销售额7349.5亿元。现在发达国家信息产业产值已占国民经济总产值40%60%，国民经济总产值增加部分65%和集成电路相关。 国家安全需要：集成电路是信息化基础，芯片供给和芯片安全性问题。 2. 列出7个国家级集成电路设计产业化基地。（P9）北京、上海、杭州、无锡、西安、成全部、深圳3. 中国集成电路现在发展碰到障碍。（P14）资金、技术、人才 4. 集成电路技术演进路线。（P20）一是芯片集成度不停提升。集成电路技术未来一段时间仍将按摩尔定律继续前进，以CPU为代表芯片集成度和处理能力仍会继续增加，半导体存放器存放容量连续加大。现在32纳米工艺已量产，导入22纳米，导入18纳米。二是功效多样化趋势显著。集成电路产品以价值优先和功效多样化为目标，愈加重视集成运算和存放之外新功效，集成了射频通信、功率控制、无源元件和传感器等功效产品越来越多，系统级封装(SIP)等优异封装技术应用愈加广泛。5. 写出系统集成芯片技术三个方面技术。（P39）6. 写出SOC三种嵌入式核并指出灵活性最高是哪类核。（P4344） 软核 是用可综合RTL描述或通用库元件网表形式表示可复用模块。用户须负责实际实现和版图。（最灵敏） 固核 是指在结构和拓扑针对性能和面积经过版图计划，甚至可用某种工艺技术进行优化可复用模块。它们以综合好代码或经过库元件网表形式存在。 硬核 是指在性能、功率和面积上经过优化并映射到特定工艺技术可复用模块。它们以完整布局布线网表和诸如GDSII（一个版图数据文件格式）格式固定版图形式存在。7. 列出四种代表性HDL语言。（P6568） 1. VHDL2.Verilog HDL3. Superlog4. SystemC三 VHDL语言 1. 叙述VHDL特点。（P4）1）支持从系统级（特大型）至门级电路多层次描述；支持结构描述、行为描述、数据流描述及混合描述。2）支持自底向上（bottom-up）及自顶向下（top-down）设计；支持模块化、层次化设计；支持函数、过程及自定义程序包和库，可设计共享。3） 支持组合逻辑电路和时序电路；支持延迟功效。4） 使用类属语句进行参数化设计。5） 支持断言语句，汇报系统信息和错误信息。6） 数据类型丰富、安全性好，现有预定义数据类型，又可自定义数据类型。 2. 写出利用VHDL描述电路系统5个定义区及其对应功效，而且列出第4个定义区中具体定义部分。（P5）1.USE定义区 定义元件库2.PACKAGE定义区 定义使用哪些自定义库3.ENTITY定义区 定义电路实体外观：I/O接口规格4.ARCHITECTURE定义区 描述电路内部功效，说明电路实施什么动作或功效Component定义区 信号定义 Behavior Process 描述 Data Flow 描述 Structure 描述5.CONFIGURATION定义区 决定哪一个architecture被使用 （Project） 3. 利用VHDL设计两位二进制数比较器。a和b分别代表两个二进制数；equ是比较器输出端口。比较器逻辑功效是：若a=b则输出equ为1，不然equ为0。（P8）4. 在entity定义中，假如定义成端口表（ports），端口四种模式分别是什么？（P12）实体说明中每一个I/O信号称为端口。有四种端口模式： 1）输入（in） 用于时钟输入及多种控制输入，如置位，复位，使能及置数等。 2）输出（out） 通常见作终端输出。 3）缓冲（buffer）许可数据流出端口及内部反馈。许可内部引用该端口信号。 4）双向（inout） 许可数据流入或流出实体，也用于内部反馈。5. VHDL语言三种组成要素分别是什么？命名规则是怎样？(P16)英文字母、数字和下划线 1）首字符必需是英文字母； 2）末字符不能是下划线；而且不许可出现两个连续下划线； 3）大、小写英文字母等效，可混合输入； 4）VHDL语言关键字不能作标识符。6. 说明下面多个非法标示符错误出在哪里？（P17）（1）signal ，（2）old_state_，（3）New#type，（4）8home signal -保留字不能用作基础标识符old_state_ -最终字符不能是下划线；New#type -有非法字符#8home -不能用数字开头7. 定义一个实数型常数量Us并赋值12.0。（P18）constant Us: real := 12.0; 8. 定义一个整数型变量j并赋值2.（P20）variable j : integer := 2;9. 叙述信号和变量不一样。（P21）10. 定义一个四位二进制矢量信号量bus。（P22）signal width：integer; signal bus：bit_vector（3 to 0）; signal z：bit; z = 1; width = 12; bus = “1010” ;11. 列出信号和变量赋值符号。（P22）信号赋值号=常量、变量赋值号:=12. 在数据类型中，标量类型包含哪多个？复合类型包含哪多个？（P23）标量类型数据对象在某一时刻只对应一个值。 整数类型、浮点类型、物理类型和枚举类型复合类型数据对象在某时刻可持多个值。是单值类型元素集合。 复合类型包含数组类型和统计类型 13. 列出VHDL中预定义物理时间类型多个时间等级，并指出其中最小时间单位和最常见时间单位。（P27）fs; -飞秒，相当于10-15秒，VHDL中最小时间单位ps=1000 fs; -皮秒，相当于10-12秒ns=1000 ps; -纳秒，相当于10-9秒us=1000 ns; -微秒，相当于10-6秒ms=1000 us； -毫秒，相当于10-3秒sec=1000 ms; -秒 最长用？min=60 sec; -分hr=60 min; -时end units; 14. 给出VHDL中数组类型定义，它包含哪两种类型？（P28）type bus is array （3 downto 0） of std_logic; type set is array （0 to 7） of integer15. 利用信号类属性中event属性分别定义“检测时钟在上升沿有效”和“检测时钟在下降沿有效”。（P34）信号类属性有多个类型，其中最为常见是event属性。 比如：信号clk（std_logic类型）event属性列写以下：clkevent and clk=1 -1 检测时钟在上升沿有效 clkevent and clk=0 -2 检测时钟在下降沿有效16. 列出VHDL中多个并行语句类型。（P36）进程语句 并行信号赋值语句 元件例化语句 块语句 断言语句 17. 利用带敏感表结构体进程实现两位二进制等值比较器。（P38）architecture behave_process of ecomp2 is begin eqcome：process（a，b） -以敏感表（a，b）替换显式wait语句 begin if （a=b）then equ=1 ； else equ= 0； end if； end process eqcome； end behave_process； 18. 利用带wait语句结构体进程实现两位二进制等值比较器。（P39）和其等效使用显式wait语句进程以下：architecture behave_process of ecomp2 is begin process -无敏感信号表 begin if （a=b）then equ=1 ； else equa(1), i2=b(1), o1=x(1); -名称关联方法 u2: and2 port map (x(0), x(1), equ);end struct;use ieee.std_logic_1164.all； -须再次打开std_logic_1164entity xnor2 is -二端同或门模块，第二层实体port ( i1, i2 : in std_logic_vector（1 downto 0）； o1 : out std_logic）；end xnor2; architecture xnor2 of xnor2 is begin o1=i1 xnor i2;end xnor2;use ieee.std_logic_1164.all； -须再次打开std_logic_1164 entity and2 is -二端和门模块，第二层实体port ( i1, i2 : in std_logic_vector（1 downto 0）； o1 : out std_logic）；end and2;architecture and2 of and2 is begin o1=i1 and i2;end and2; 20. 列出VHDL中多个次序语句类型。（P49）变量赋值语句 信号赋值语句 if 语句 case 语句 loop 语句 next 语句 exit 语句 null 语句 wait 语句 report 语句 21. 利用变量赋值语句性质判定下面两个进程最终a和b值。（P5051） -第一个进程signal a: integer :=5; signal b: integer :=10; process(a,b)begin a=b; b x x x x=d; end case； end process mux_1;23. 写出architecture四种常见描述方法。（P64）行为描述 描述中采取进程语句。数据流描述 描述中采取除进程外其它并发语句。结构化描述 用来调用低层次设计模块，支持大型设计逻辑分解。混合描述 大型设计中，常采取行为描述和结构描述相结合混合描述。24. 程序包由哪两个部分组成？两个部分对外特征区分是怎样？在程序中怎样使用程序包？（P65）程序包说明和程序包体只有在程序包说明部分说明标识符在程序包之外可见，在包体部分中说明标识符对其它设计不可见；使用之前必需先用use语句将程序包打开再进行调用。 25. 设计42线优先编码器.（P7576）library ieee;use ieee.std_logic_1164.all;entity encoder isport(in0,in1,in2,in3:in std_logic; out0,out1:out std_logic);end;architecture behave of encoder issignal ou:std_logic_vector (1 downto 0);begin ou=11 when in3=1 else 10 when in2=1 else 01 when in1=1 else 00 when in0=1 else 00;out1=ou(1); out0=ou(0); end behave; 26. 设计一位十进制编码器。（P7778）library ieee;use ieee.std_logic_1164.all;entity decode is port(in0,in1,in2,in3,in4,in5,in6,in7,in8,in9 : in std_logic;out_decode : out std_logic_vector(3 downto 0);end decode;architecture behave of decode is signal s_vec : std_logic_vector(9 downto 0) ;begin s_vec=（in9, in8, in7, in6, in5, in4, in3, in2, in1, in0）; with s_vec select out_decode= 1001 when , -数字9 1000 when , -数字8 0111 when , -数字7 0110 when , -数字6 0101 when , -数字5 0100 when , -数字4 0011 when , -数字3 0010 when , -数字2 0001 when , -数字1 0000 when others; -数字0end behave; 27. 设计JK触发器。（P8182）library ieee;use ieee.std_logic_1164.all;entity jkff is port(clk,j,k : in std_logic;q,notq : out std_logic);end jkff;architecture behave of jkff is signal q_temp : std_logic;signal jk:std_logic_vector(1 downto 0);begin jk=j&k; -注意此处连接符使用process(clk,jk)beginif (clkevent and clk=1) then if (jk=01) then q_temp=0; elsif (jk=10) then q_temp=1; elsif(jk=11) then q_temp=not q_temp; end if; end if;q=q_temp; notq=not q_temp;end process;end behave; 28. 设计四位双向移位寄存器。（P8384）library ieee; use ieee.std_logic_1164.all; entity shift is port(clk,rst,load,left_right : in std_logic; -时钟、复位、置数、移位控制信号 din : in std_logic_vector(3 downto 0); -预置数输入信号 dout : inout std_logic_vector(3 downto 0); -输出信号 end shift;architecture behave of shift is constant len: integer:=3; begin process (clk,rst,load,left_right,din) begin if rst=1 then dout=”0000”; -异步复位 elsif rising_edge(clk) then if (load=1) then dout=din; -同时置数 elsif (left_right=0) then -循环右移 dout=dout(0)&dout(len downto 1); elsif(left_right=1) then -循环左移 dout=dout(len-1 downto 0)&dout(3); end if; end if;end process;end behave;