数字集成电路第2章数字集成电路设计流程及设计方法.ppt

数字集成电路第2章数字集成电路设计流程及设计方法数字集成电路设计总体上可分为数字集成电路设计总体上可分为1.1.电路设计（前端设计）电路设计（前端设计）电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开始，直到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑网表2.2.版图设计（后端设计）版图设计（后端设计）版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造工艺所需的掩膜版的版图。一、一、bottom-Up自底向上(Bottom-Up)设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统对于集成度在一万门以内的IC设计是行之有效的,无法完成十万门以上的设计设计效率低、周期长，一次设计成功率低2.1 2.1 设计流程设计流程二、二、Top-Down设计设计Top-Down流程在EDA工具支持下逐步成为IC主要的设计方法从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能2.1 设计流程设计流程 二、二、Top-Down设计设计 从电路行为到逻辑结构的转换是由逻辑综合这一步骤自动进行的。逻辑综合是采用编译的方法，自动生成与行为级描述等效的门级逻辑的过程，并且在综合的过程中可以根据具体情况对电路的速度、面积、功耗等指标进行优化。测试综合是为了电路的可测性而设置步骤，它同样是通过编译方法在逻辑综合产生的门级逻辑电路基础上，自动插入扫描链，确保了电路的可测性。在此阶段同样可进行门级模拟和测试生成等步骤。最后是版图综合，进行自动布局布线，并经过验证最终产生版图数据文件。2.1 设计流程设计流程Top-Down设计的关键技术设计的关键技术首先是需要开发系统级模型及建立模型库，这些行为模型与实 现工艺无关，仅用于系统级和RTL级模拟。系统级功能验证技术。验证系统功能时不必考虑电路的实现结 构和实现方法，这是对付设计复杂性日益增加的重要技术。逻辑综合-是行为设计自动转换到逻辑结构设计的重要步骤2.1 设计流程设计流程 Top-Down设计与设计与Bottom-Up设计相比，具有以下优点设计相比，具有以下优点:设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率。提高了设计效率，缩短了开发周期，降低了产品的开发成本设计成功的电路或其中的模块可以放入以后的设计中提高了设计的再使用率(Reuse)。2.1 设计流程设计流程描述方面描述方面行为描述（是指数字系统的行为，表示了系统输出与输入之间的数学和物理关系）行为描述（是指数字系统的行为，表示了系统输出与输入之间的数学和物理关系）结构描述（规定了集成电路系统的组成和电路结构）结构描述（规定了集成电路系统的组成和电路结构）物理描述（是系统的实现结构，也就是集成电路在硅片上形成的物理结构。）物理描述（是系统的实现结构，也就是集成电路在硅片上形成的物理结构。）设计抽象的层次（从电路高层的系统逐步细化，直到设计抽象的层次（从电路高层的系统逐步细化，直到 最底层的晶体管级电路）最底层的晶体管级电路）系统算法级系统算法级寄存器传输级寄存器传输级(RTL级级)逻辑级和电路级逻辑级和电路级最低层的晶体管级电路最低层的晶体管级电路对于每一个层次都可以从以上三个方面进行描述对于每一个层次都可以从以上三个方面进行描述2.2 2.2 设计描述设计描述一、硬件描述语言一、硬件描述语言HDL(Hardware Description Language)硬件描述语言可以用来描述电路系统的行为和结构，它是集成电路设计人员和EDA工具的界面。设计者是用HDL来描述自己的设计方案，包括集成电路的行为，结构和几何特性，并把描述以文件形式告诉EDA工具，并在EDA工具的帮助下进行修改和验证，直到设计成功。国际上通用的、标准的硬件描述语言主要有两种，国际上通用的、标准的硬件描述语言主要有两种，即即VHDL和和Verilog HDL。2.2 2.2 设计描述设计描述 二、二、行为描述行为描述 一个特定的设计行为描述表达了由它规定的电路输出与输入之间的关系，对于数字系统或电路而言，行一个特定的设计行为描述表达了由它规定的电路输出与输入之间的关系，对于数字系统或电路而言，行为描述的形式可以是布尔表达式、输入输出式的列表，也可以是为描述的形式可以是布尔表达式、输入输出式的列表，也可以是C、C+等高级语言或硬件描述语言编写的等高级语言或硬件描述语言编写的程序。以全加器为例来说明程序。以全加器为例来说明2.2 2.2 设计描述设计描述module carry(co,a,b,c);output co;input a,b,c;wire#10 co=(a&b)|(a&c)|(b&c)end moduleVerilog-HDL 描述进位算法描述描述进位算法描述2.2 2.2 设计描述设计描述三、结构描述三、结构描述 结构描述规定了电路系统的结构，规定了元件之间的连接关系，并由此确定了系统的功能。结构描述规定了电路系统的结构，规定了元件之间的连接关系，并由此确定了系统的功能。结构描述的层次可以分成结构描述的层次可以分成RTL级（功能块级）、门级、开关级、和电路级。级（功能块级）、门级、开关级、和电路级。2.2 2.2 设计描述设计描述4位加法器的结构描述（位加法器的结构描述（RTL级）级）module add4(s,c4,ci,a,b);input3:0 a,b;input ci;output3:0 s;output c4;wire2:0 co;add a0(co0,s0,a0,b0,ci);add a1(co1,s1,a1,b1,co0);add a2(co2,s2,a2,b2,co1);add a3(c4,s3,a3,b3,co2);end module2.2 2.2 设计描述设计描述module add(co,s,a,b,c);input a,b,c;output s,co;sum s1(s,a,b,c);carry c1(co,a,b,c);end modulemodule carry(co,a,b,c);（门级）（门级）input a,b,c;output co;wire x,y,z;and g1(x,a,b);and g2(y,a,c);and g3(z,b,c)or3 g4(co,x,y,z)end module2.2 2.2 设计描述设计描述门级结构描述采用通用门电路，与工艺无关。（晶体管级）（晶体管级）加法器的开关级描述(1)module carry(co,a,b,c);input a,b,c;output co;wire il,i2,i3,i4,i5,i6;nmos nl(i3,i4,a);nmos n2(i4,vss,b);nmos n3(i3,i5,b);nmos n4(i5,vss,c);nmos n5(i3,i6,a);nmos n6(i6,vss,c);nmos n7(co,vss,i3);pmos p1(il,vdd,a);pmos p2(i2,il,b);pmos p3(i3,i2,c);pmosp4(il,vdd,b);pmos p5(i2,il,c);pmos p6(i3,i2,a);pmos p7(co,vdd,i3);end module2.2 2.2 设计描述设计描述晶体管级实现涉及到流片工艺，若用CMOS工艺，则描述如下：开关级描述(2)module carry(co,a,b,c);input a,b,c;output co;wire il,i2,i3,i4,en;nmos nl(il,vss,a);nmosn2(il,vss,b);nmos n3(en,il,c);nmos n4(i2,vss,b);nmos ns(en,i2,a);pmospl(i3,vdd,b);.pmos p2(en,i3,a);pmos p3(cn,i4,c);pmos p4(i4,vdd,b);pmos p5(i4,vdd,a);pmos p6(co,vdd,en);pmos n6(co,vss,en);end module2.2 2.2 设计描述设计描述四、物理描述四、物理描述 电路的物理描述是用来定义在硅表面的物理实现，并由物理实现来产生指定的结构和电路的物理描述是用来定义在硅表面的物理实现，并由物理实现来产生指定的结构和行为。在集成电路的工艺中，物理描述的最低层次是由各种工艺处理所要求的掩膜信行为。在集成电路的工艺中，物理描述的最低层次是由各种工艺处理所要求的掩膜信息，即版图信息。息，即版图信息。2.2 2.2 设计描述设计描述4位加法器单元的物理形式 1位加法器的物理形式2.2 2.2 设计描述设计描述 4位加法器的物理描述位加法器的物理描述module add4;input a 3:0,b3:0;input ci;output s 3:0,outpu c4;boundary 0,0,100,400;portport a 0 aluminum width=l origin=0,25;port b 0 aluminum width=l origin=0,75;port co polysilicon width=lorigin=50,0;port s 0 aluminum width=lorgin=100,50;add ao origin=0,0;add a1 origin=0,100;add a2 origin=0,200;add a3 origin=0,300;end module2.2 2.2 设计描述设计描述一、概述一、概述综合方法是指电路从较高级别的描述自动地转换到较低级别的描述的自动设计方法。综合方法是指电路从较高级别的描述自动地转换到较低级别的描述的自动设计方法。综合可分为三个层次综合可分为三个层次行为综合：是指从系统算法级的行为描述到寄存器传输级（行为综合：是指从系统算法级的行为描述到寄存器传输级（RTL）结构描述的转换）结构描述的转换逻辑综合：是从逻辑综合：是从RTL级描述到门级逻辑级的转换级描述到门级逻辑级的转换版图综合：是从门级描述到产生相应版图的综合版图综合：是从门级描述到产生相应版图的综合2.3 2.3 综合方法综合方法二、行为综合二、行为综合 行为综合是一种高层次的综合，它的任务是实现从系统算法级的行为描述到寄存传输级结构描述的转换。行为综合是一种高层次的综合，它的任务是实现从系统算法级的行为描述到寄存传输级结构描述的转换。这里所说的行为是数字系统或其部件与外界环境的相互关系与作用；而结构是指组成系统这里所说的行为是数字系统或其部件与外界环境的相互关系与作用；而结构是指组成系统RTL级的各个部级的各个部件及其相互之间的连接关系。件及其相互之间的连接关系。2.3 2.3 综合方法综合方法三、逻辑综合和逻辑优化三、逻辑综合和逻辑优化逻辑综合通常是使逻辑综合通常是使RTL级级HDL描述自动转换成一组寄存器和组合逻辑，也就是说经过逻描述自动转换成一组寄存器和组合逻辑，也就是说经过逻辑综合可以得到集成电路的门级逻辑结构。一般逻辑综合以后紧接着是逻辑优化，主要辑综合可以得到集成电路的门级逻辑结构。一般逻辑综合以后紧接着是逻辑优化，主要是考虑面积和时序优化，最后得到一个满足时序，面积和功耗约束条件的优化的逻辑电是考虑面积和时序优化，最后得到一个满足时序，面积和功耗约束条件的优化的逻辑电路。路。综合过程是将综合过程是将HDL描述转换成非优化的布尔等式的描述，也就是门级描述，该转换过程描述转换成非优化的布尔等式的描述，也就是门级描述，该转换过程是综合软件自动完成的，其过程不受用户控制。采用一定的算法和规则，在约束条件控是综合软件自动完成的，其过程不受用户控制。采用一定的算法和规则，在约束条件控制下使非优化的布尔等式进一步转换成优化的布尔描述，这就是逻辑优化的过程。制下使非优化的布尔等式进一步转换成优化的布尔描述，这就是逻辑优化的过程。逻辑综合和优化时必须选择合适的综合库。综合库的选择体现设计人员对综合优化过程逻辑综合和优化时必须选择合适的综合库。综合库的选择体现设计人员对综合优化过程的控制，反映了对综合的要求。的控制，反映了对综合的要求。2.3 2.3 综合方法综合方法三、逻辑综合和逻辑优化三、逻辑综合和逻辑优化逻辑优化是在给定综合库的情况下，对于逻辑描述所形成的门电路网络进行优化，优化的目标是根据电路速逻辑优化是在给定综合库的情况下，对于逻辑描述所形成的门电路网络进行优化，优化的目标是根据电路速度和面积等约束条件进行协调，简化和改善电路的逻辑设计。度和面积等约束条件进行协调，简化和改善电路的逻辑设计。优化过程分两个阶段进行，它们是优化过程分两个阶段进行，它们是:（1）与工艺无关的逻辑优化阶段）与工艺无关的逻辑优化阶段:运用代数和布尔代数技术对电路进行优化运用代数和布尔代数技术对电路进行优化(运用两极极小化过程运用两极极小化过程)；（2）结合综合库，与目标工艺对照阶段）结合综合库，与目标工艺对照阶段:根据制造工艺的要求，将已筒化的逻辑描述转换成综合库耍求的表根据制造工艺的要求，将已筒化的逻辑描述转换成综合库耍求的表达形式，也就是用相应的单元符号，包括标准单元或达形式，也就是用相应的单元符号，包括标准单元或FPGA元件符号以及其它物理实现的逻辑符号替代已元件符号以及其它物理实现的逻辑符号替代已简化的描述。简化的描述。2.3 2.3 综合方法综合方法四、版图综合四、版图综合 从电路的逻辑结构到集成电路版图的转换是物理综合的过程，也称为版图综合，实际上就是自动布局布线的从电路的逻辑结构到集成电路版图的转换是物理综合的过程，也称为版图综合，实际上就是自动布局布线的过程。按照设计流程，逻辑设计验证完毕接着就可以进行自动的版图设计。过程。按照设计流程，逻辑设计验证完毕接着就可以进行自动的版图设计。1.布局算法布局算法 布局是放置版图模块的工作，考虑到以后的布线通常是把连接紧密的模块依次放置，目的是使整个版布局是放置版图模块的工作，考虑到以后的布线通常是把连接紧密的模块依次放置，目的是使整个版图的面积和电路的工作周期最小，这就是所谓基于图的面积和电路的工作周期最小，这就是所谓基于Timing的布局。的布局。2.3 2.3 综合方法综合方法1.布局算法布局算法两种自动布局算法，两种自动布局算法，MinCut算法和算法和“热退火热退火”算法。算法。1）Min Cut 算法是用于放置芯片顶级算法是用于放置芯片顶级block或模块的布局算法，先将芯片的全部版图模块分成面积大致相等或模块的布局算法，先将芯片的全部版图模块分成面积大致相等的两个子块组，这两个子块组之间的互连线要求达到最小，然后将两组子块放置在版图的上部和下部，的两个子块组，这两个子块组之间的互连线要求达到最小，然后将两组子块放置在版图的上部和下部，几乎是半对半。接着分别对上部和下部的区域重复地进行上述操作，将概念上的版图分成几乎是半对半。接着分别对上部和下部的区域重复地进行上述操作，将概念上的版图分成1/4，1/8直至直至到单元为止。到单元为止。2）采用移动模块的）采用移动模块的“热退火热退火”算法，开始时版图模块可以随机的放置，版图布局的好坏用所谓的算法，开始时版图模块可以随机的放置，版图布局的好坏用所谓的“温度温度”来衡来衡量，量，“温度温度”是由布线面积和是由布线面积和timing指标来评定。每当移动版图模块，如果布线和时序有所改善，就认为指标来评定。每当移动版图模块，如果布线和时序有所改善，就认为版图的版图的“温度温度”下降了，变下降了，变“冷冷”了。开始布局时需测定一次温度，以后每移动一次版图模块，需要把移动了。开始布局时需测定一次温度，以后每移动一次版图模块，需要把移动相关部分重新测量一次，如果移动的结果是使温度升高，则移动是不成功的，可退回到原来的位置上去。相关部分重新测量一次，如果移动的结果是使温度升高，则移动是不成功的，可退回到原来的位置上去。2.3 2.3 综合方法综合方法2.布线算法布线算法布线是根据连接网表对布局后的模块进行连线，布线器的类型分成：布线是根据连接网表对布局后的模块进行连线，布线器的类型分成：1)通道布线：适用于通道宽度相同的标准通道通道布线：适用于通道宽度相同的标准通道2)开关箱布线器：能对复杂的崎岖通道布线，也就是能适用于宽度不等的情况。开关箱布线器：能对复杂的崎岖通道布线，也就是能适用于宽度不等的情况。3)迷宫迷宫(Mage)布线器：能对任何复杂结构的通道布线，由于通道情况比较复杂，算法需要较长运算时间，布布线器：能对任何复杂结构的通道布线，由于通道情况比较复杂，算法需要较长运算时间，布线速度较慢。线速度较慢。2.3 2.3 综合方法综合方法一、概述一、概述设计验证主要包括：设计验证主要包括：功能验证功能验证(Function)时序验证时序验证(Timing)参数验证参数验证(Parameter)2.4 2.4 设计验证设计验证二、模拟二、模拟(仿真仿真)Simulation模拟软件是用来验证和预测电路的特性。模拟软件有许多种，模拟软件是用来验证和预测电路的特性。模拟软件有许多种，主要的特性是适用范围、模拟的精度和速度。主要的特性是适用范围、模拟的精度和速度。1.电路级模拟电路级模拟(Circuit Simulation)电路级分析也就是晶体管级分析，可以看作是最详尽电路级分析也就是晶体管级分析，可以看作是最详尽和最精确的模仿真技术。和最精确的模仿真技术。2.4 2.4 设计验证设计验证2.2.逻辑模拟逻辑模拟逻辑模拟通常是指门级逻辑模拟通常是指门级(Gate Level)(Gate Level)模拟，目的是要验证模拟，目的是要验证 门级逻辑设计的正确性门级逻辑设计的正确性.模拟是运用设计的理论模型，将一些应用输入序列变成时间函模拟是运用设计的理论模型，将一些应用输入序列变成时间函数的过程。对于逻辑模拟而言，采用的是逻辑元件的功能模型数的过程。对于逻辑模拟而言，采用的是逻辑元件的功能模型和电路的互连关系，输入序列是以文件形式描述的激励信号。和电路的互连关系，输入序列是以文件形式描述的激励信号。逻辑模型通常是以模拟单元库的形式出现。逻辑模型通常是以模拟单元库的形式出现。逻辑级模拟包括了三方面内容：逻辑级模拟包括了三方面内容：功能模拟功能模拟-验证验证ICIC逻辑功能的正确性，通常采用单位延时或逻辑功能的正确性，通常采用单位延时或0 0延时的方式。延时的方式。时序模拟时序模拟-同时考虑器件延迟和连线延迟的功能模拟同时考虑器件延迟和连线延迟的功能模拟故障模拟故障模拟-故障模拟是为了检验测试向量的有效性，为以后的芯片测试作准备故障模拟是为了检验测试向量的有效性，为以后的芯片测试作准备2.4 2.4 设计验证设计验证1）逻辑模拟系统）逻辑模拟系统逻辑模拟系统由模拟条件、模拟计算、逻辑输入、元件库、逻辑模拟系统由模拟条件、模拟计算、逻辑输入、元件库、逻辑网络模型和算法六部分组成。逻辑网络模型和算法六部分组成。逻辑模拟系统：逻辑模拟系统：2.4 2.4 设计验证设计验证2）逻辑模拟算法）逻辑模拟算法逻辑模拟算法是根据输入激励向量和逻辑模型求解电路响应逻辑模拟算法是根据输入激励向量和逻辑模型求解电路响应的方法的方法,算法还应包括在计算前对电路各元件进行排序以及对算法还应包括在计算前对电路各元件进行排序以及对各元件输出值计算的方法。模拟算法应遵循的原则各元件输出值计算的方法。模拟算法应遵循的原则-尽量尽量减少计算的次数，同时又保证一定的计算精度。减少计算的次数，同时又保证一定的计算精度。时间驱动算法时间驱动算法-首先设定了时间步长，每隔一个时间步长就对电路中的每个元件的输出值计算一首先设定了时间步长，每隔一个时间步长就对电路中的每个元件的输出值计算一遍。遍。事件驱动算法事件驱动算法-算法能够算法能够 跟踪电路的信号活动，仅对输入信号有变化的元件求值，也就是将模拟跟踪电路的信号活动，仅对输入信号有变化的元件求值，也就是将模拟 时间分割成离散的时间间隔，在给定的时间里仅对可能引起电路状态变时间分割成离散的时间间隔，在给定的时间里仅对可能引起电路状态变 化的那些元件进行模拟，化的那些元件进行模拟，因此它以做到精确定时，且具有较高的性能和效率。因此它以做到精确定时，且具有较高的性能和效率。2.4 2.4 设计验证设计验证3.RTL级模拟级模拟RTL级功能模拟是对于级功能模拟是对于RTL级描述进行的，电路采用行为描述，激励文件也比较简洁，而且这些与实现的级描述进行的，电路采用行为描述，激励文件也比较简洁，而且这些与实现的逻辑结构无关，因此模拟速度快，效率高。逻辑结构无关，因此模拟速度快，效率高。2.4 2.4 设计验证设计验证4.硬件模拟硬件模拟(Quickturn,Aptix)采用软件模拟的优点是灵活，方便，且费用少，但不足之处采用软件模拟的优点是灵活，方便，且费用少，但不足之处是速度慢、验证不充分是速度慢、验证不充分(受激励文件限制受激励文件限制)，书写激励文件颇费，书写激励文件颇费功夫。功夫。采用硬件模拟的特点如下采用硬件模拟的特点如下:1)处理速度比软件方式耍快得多处理速度比软件方式耍快得多2)可将实现的可将实现的“硬件模型硬件模型”放入实际电路系统中去进行实时验放入实际电路系统中去进行实时验证，验证应充分得多证，验证应充分得多3)在在“硬件模型硬件模型”实现和模拟控制方面采用软、硬件结合的方式实现和模拟控制方面采用软、硬件结合的方式;4)可以省却编写激励文件的工作。可以省却编写激励文件的工作。2.4 2.4 设计验证设计验证三、时序验证三、时序验证(Timing Verification)时序验证过程是为了检验电路的时序状况，确定和分析影响时序验证过程是为了检验电路的时序状况，确定和分析影响数字系统时序的关键路径数字系统时序的关键路径(Critical Path),找到影响电路速度找到影响电路速度的因素，进一步改进。的因素，进一步改进。1.动态时序模拟：动态时序模拟是在逻辑模拟同样的环境下进行的，它与功能模拟的不同之处在于器件模动态时序模拟：动态时序模拟是在逻辑模拟同样的环境下进行的，它与功能模拟的不同之处在于器件模型、模拟算法等方面，动态时序模拟采用精确时延的单元模型型、模拟算法等方面，动态时序模拟采用精确时延的单元模型2.静态时序分析：静态时序分析简称为时序分析，它是一种比较新的时序验证技术。时序分析的基本思想静态时序分析：静态时序分析简称为时序分析，它是一种比较新的时序验证技术。时序分析的基本思想是首先分析、找出影响电路时序的最坏情况是首先分析、找出影响电路时序的最坏情况(Worst Case)，然后验证此时电路的性能依然能符合定时，然后验证此时电路的性能依然能符合定时要求，这样可以确保在其它任何情况下电路都能正常、可靠地工作。要求，这样可以确保在其它任何情况下电路都能正常、可靠地工作。2.4 2.4 设计验证设计验证四、四、LVS验证验证(Layout versus Schematic)版图和电路图对照检查，称为版图和电路图对照检查，称为LVS。要进行。要进行LVS检查，电路图和版图对应的节点必须采用相同的信号名，检查，电路图和版图对应的节点必须采用相同的信号名，对应的元件也必须名字、类型相同。对应的元件也必须名字、类型相同。2.4 2.4 设计验证设计验证五、版图参数提取五、版图参数提取,反标注和后仿真反标注和后仿真1.版图参数提取用于检查各层版图之间的相互关系，版图参数提取用于检查各层版图之间的相互关系，提取晶体管之间连线产生的分布电容和分布电阻。提取晶体管之间连线产生的分布电容和分布电阻。2.反标注是指将版图参数提取得到的分布电阻和分布反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。对应节点的参数值。3.版图布局布线以后，在进行版图分布参数的提取和反标注，也就是考虑到了实际物理实现的具体版图布局布线以后，在进行版图分布参数的提取和反标注，也就是考虑到了实际物理实现的具体参数，然后在进行仿真或模拟，这一过程称为版图后仿真。参数，然后在进行仿真或模拟，这一过程称为版图后仿真。2.4 2.4 设计验证设计验证六、设计规则检查六、设计规则检查DRC(Design Rule Check)和电学规和电学规则检查则检查ERC(Electrical Rule Check)1.设计规则实际上是版图的几何规则，芯片上元器件的设计规则实际上是版图的几何规则，芯片上元器件的参数特性是在版图形状、尺寸和相互位置来体现的，参数特性是在版图形状、尺寸和相互位置来体现的，因而在版图布局布线之后需要进行检查。因而在版图布局布线之后需要进行检查。2.电学规则检查同样是对版图图形检查，检查是否有违电学规则检查同样是对版图图形检查，检查是否有违反电学规则的情况。如有无短路、开路的情况。反电学规则的情况。如有无短路、开路的情况。2.4 2.4 设计验证设计验证 EDA即电子设计自动化，即电子设计自动化，EDA技术的发展是以计算机科学、微电子技术的发展为基础，并汇技术的发展是以计算机科学、微电子技术的发展为基础，并汇集了计算机图形学、拓扑学和计算数学等众多学科的最新成果发展起来的。集了计算机图形学、拓扑学和计算数学等众多学科的最新成果发展起来的。EDA主要标志是系统级设计工具的推出（主要标志是系统级设计工具的推出（VHDL Verilog及其仿真器）和逻辑设计工具的广泛应及其仿真器）和逻辑设计工具的广泛应用。用。2.5 EDA2.5 EDA工具工具 EDA系统功能覆盖了电子产品的设计全过程，从系统描述输入、综合、仿真、布图、验证到测系统功能覆盖了电子产品的设计全过程，从系统描述输入、综合、仿真、布图、验证到测试都有各种各样的试都有各种各样的CAD工具，且有方便、美观的用户界面，有开放的环境和标准化的数据接工具，且有方便、美观的用户界面，有开放的环境和标准化的数据接口，如静态数据交换标准口，如静态数据交换标准EDIF、动态数据交换标准、动态数据交换标准CIF和版图级的标准和版图级的标准GDS等。等。2.5 EDA2.5 EDA工具工具目前应用广泛的目前应用广泛的EDAEDA工具工具1、Cadence EDA软件软件2、Synopsys EDA软件软件3、Mentor EDA软件软件 4、Zeni EDA软件软件5、Silvaco EDA软件软件6 6、Tanner EDATanner EDA软件软件2.5 EDA2.5 EDA工具工具1、Cadence EDA软件软件Cadence公司成立于公司成立于1987年，是世界年，是世界EDA业界的著名公司之一。业界的著名公司之一。Cadence是一个大型的是一个大型的EDA软件，包括了软件，包括了ASIC设计整个流程所需的设计整个流程所需的工具。工具。数字仿真工具数字仿真工具Verilog-xl电路图设计工具电路图设计工具Composer电路模拟工具电路模拟工具Analog Artist射频仿真工具射频仿真工具Spectre RF版图设计工具版图设计工具Virtuoso Layout Editor布局布线工具布局布线工具Preview版图验证工具版图验证工具Dracula2.5 EDA2.5 EDA工具工具2、Synopsys EDA软件软件 Synopsys公司在业界以其综合工具而著称。提倡高层设计，现今已有八成的公司在业界以其综合工具而著称。提倡高层设计，现今已有八成的ASIC是由高层设计的。该公是由高层设计的。该公司的综合工具支持司的综合工具支持VHDL全集，允许概念级验证，可以自动生成特定工艺的门级网表。全集，允许概念级验证，可以自动生成特定工艺的门级网表。Synopsys公司公司2002年合并了年合并了Avant公司之后，拥有了一系列深亚微米公司之后，拥有了一系列深亚微米ASIC设计的专业化工具，包括优秀的电路仿真工设计的专业化工具，包括优秀的电路仿真工具具Hspice，使得底层设计能力得到了提升。，使得底层设计能力得到了提升。2.5 EDA2.5 EDA工具工具3、Mentor Craphics EDA软件软件 Mentor Craphics 公司创立于公司创立于1981年，具有年，具有EDA全线产品，包括设计图输入、数字电路设计工具、模拟电全线产品，包括设计图输入、数字电路设计工具、模拟电路分析工具、数路分析工具、数模混合电路分析工具、逻辑综合工具、故障分析仿真工具、模混合电路分析工具、逻辑综合工具、故障分析仿真工具、PCB设计、设计、ASIC设计与校设计与校验、自动测试矢量生成（验、自动测试矢量生成（ATPG）、系统设计工具、数字信号处理（）、系统设计工具、数字信号处理（DSP）工具、和）工具、和FPGA设计工具等。设计工具等。2.5 EDA2.5 EDA工具工具4、Zeni EDA软件软件九天（九天（Zeni）系统是熊猫（）系统是熊猫（Panda）系统的改进版。熊猫系统是我）系统的改进版。熊猫系统是我国在国在20世纪世纪80年代后期中国华大电子自主开发的面向全定制和半定年代后期中国华大电子自主开发的面向全定制和半定制大规模集成电路而设计的，具有可支持制大规模集成电路而设计的，具有可支持10万个元件规模设计能力万个元件规模设计能力的大型集成电路计算机辅助设计系统。的大型集成电路计算机辅助设计系统。原理图编辑器（原理图编辑器（ZeniSE）版图编辑器（版图编辑器（ZeniPDT）版图验证工具（版图验证工具（ZeniVERI，ZeniHVERI）寄生参数提取工具（寄生参数提取工具（ZeniPE）信号完整性分析工具（信号完整性分析工具（ZeniSI）可将前后端各工具的数据置于统一的设计管理器（可将前后端各工具的数据置于统一的设计管理器（ZeniDM）中，）中，为设计者提供一个集成化的设计环境。为设计者提供一个集成化的设计环境。2.5 EDA2.5 EDA工具工具5、Silvaco EDA软件软件 S i l v a c o公公司司的的E D A软软 件件 包包 括括 了了 工工 艺艺 计计 算算 机机 辅辅 助助 设设 计计（T C A D：T e c h n o l o g y C o m p u t e r A i d e d D e s i g n）和和 基基 于于P D K（P r o c e s s D e s i g n K i t s）的的 定定 制制I C C A D设设 计计 流流 程程 所所 需需 要要 的的 所所 用用 工工具具。其其 中中T C A D产产 品品 是是 的的 器器 件件 工工 程程 师师 可可 以以 通通 过过 基基 于于 物物 理理 的的 仿仿 真真 来来 进进行行 设设 计计 和和 预预 测测 半半 导导 体体 器器 件件 的的 制制 作作 及及 性性 能能，具具 有有 一一 个个 易易 于于 使使 用用、模模 块块化化 的的 平平 台台。该该 产产 品品 中中 的的 工工 艺艺 仿仿 真真 系系 统统A t h e n a提提 供供 半半 导导 体体 工工 艺艺 的的 方方针针，用用 于于 模模 拟拟 半半 导导 体体 材材 料料 的的 注注 入入、扩扩 散散、刻刻 蚀蚀、淀淀 积积、光光 刻刻、氧氧 化化及及 硅硅 化化 等等 过过 程程。器器 件件 仿仿 真真 系系 统统A t l a s提提 供供 半半 导导 体体 器器 件件 的的 电电 器器、光光 学学和和 热热 学学 特特 性性 的的 仿仿 真真，用用 于于M O S器器 件件、双双 极极 型型 器器 件件、H E M T、H B T、L a s e r、V C S E L、L E D、C C D等等 多多 种种 器器 件件 的的 仿仿 真真 和和 建建 模模。I C C A D产产 品品 提提 供供 了了 与与H s p i c e完完 全全 兼兼 容容 的的 模模 拟拟 电电 路路 仿仿 真真 器器S m a r t S p i c e；基基 于于 谐谐 波波 平平 衡衡 的的 仿仿 真真 器器S m a r t S p i c e R F；E x p e r t版版图图 编编 辑辑 器器 以以 及及G u a r d i a n D R C、L V S和和 L P E物物 理理 验验 证证 工工 具具 等等。2.5 EDA2.5 EDA工具工具6 6、Tanner Tools ICTanner Tools IC开发工具开发工具 T T a a n n n n e e r r系系 列列 软软 件件 是是 一一 套套 完完 整整 的的 集集 成成 电电 路路 设设 计计 工工 具具。包包 括括 原原 理理 图图输输 入入 工工 具具S S-E E d d i i t t、电电 路路 仿仿 真真 工工 具具T T-S S p p i i c c e e、波波 形形 显显 示示 工工 具具W W-E E d d i i t t，门门级级 仿仿 真真 工工 具具（G G a a t t e e S S i i m m）、版版 图图 设设 计计 工工 具具L L-E E d d i i t t以以 及及 将将 版版 图图 和和 原原 理理 图图网表进行对比的版图原理图网表比较工具网表进行对比的版图原理图网表比较工具LVSLVS模块等。模块等。后端版图设计是它的强项和重点。后端版图设计是它的强项和重点。2.5 EDA2.5 EDA工具工具一、一、概述概述设计参数设计参数电路性能，包括功能、速度，功耗和应用特性芯片尺寸电路的可测性及测试码生成的难易性;设计周期如何选用设计方法如何选用设计方法保证成功率的基础上注重经济性和设计效率2.6 设计策略设计策略二、结构设计二、结构设计层次设计层次设计从高层到低层从抽象到具体利于多人同时设计使设计思想清晰,设计工作简化规则设计规则设计使一个电路系统变成大量不同的子模块尽可能地将电路划分成一组相同或相似的模块,尽可能采用规划性结构的设计，达到简化设计的目的。适用于设计的各个阶段和层次2.6 设计策略设计策略规则性在电路级的体现;用倒相器和三态缓冲器构成的单元电路三、设计协调三、设计协调模块信号的标准化模块信号的标准化信号输入的驱动（在模块输入端设置驱动器，降低对外来信号的驱动要求，保证模块可靠地工作）输入信号的寄存（确保信号从一模块进入另一模块的输出信号的寄存 时间一致性，确保模块可靠工作）2.6 设计策略设计策略四、模块定时四、模块定时采用公共时钟(同步时序)优点：结构清晰较易验证可测性好注：实现同步时序，要求模块采用一个公共时钟，并且把关键路径尽可能控制在一个模块内，任何模块到模块间的信号必须按电路统一的时钟周期进行。2.6 设计策略设计策略一、设计指标书的内容如下一、设计指标书的内容如下:1.芯片总体说明，包括以下细节芯片总体说明，包括以下细节:芯片及标识符芯片及标识符;芯片功能及用途的简要说明芯片功能及用途的简要说明;特性说明特性说明;2.封装及管脚说明封装及管脚说明:芯片的封装说明及封装图芯片的封装说明及封装图;管脚名及管脚类型管脚名及管脚类型;管脚功能的简要说明管脚功能的简要说明;管脚信号特性的说明。管脚信号特性的说明。2.7 ASIC的设计指标的设计指标3.ASIC的使用说明的使用说明:1）直流规格）直流规格:包括电源电压、管脚电平和管脚接口温度特性。其中管脚包括电源电压、管脚电平和管脚接口温度特性。其中管脚电平电平,应指明读管脚采用的是应指明读管脚采用的是TTL或或CMOS或或ECL类型的电类型的电平，同时应指明电压最小、最大值范围。平，同时应指明电压最小、最大值范围。2）交流规格）交流规格:通常是指集成电路的工作频率，包括时钟频率以及通常是指集成电路的工作频率，包括时钟频率以及输入信号的建立时间和保持时间，输出延迟时间，