数字电路试验参考指导书.doc

数字逻辑电路实验指引书南京师范大学计算机系10数字逻辑电路实验Digital Logic Circuits Experiments一、实验目规定：数字逻辑电路实验是计算机科学与技术专业基本实验，与数字逻辑电路理论课程同步开设（不单独设课），是理论教学深化和补充，同步又具备较强实践性，其目是通过若干实验项目学习，使学生掌握数字电子技术实验基本办法和实验技能，培养独立分析问题和解决问题能力。二、实验重要内容：教学内容分为基本型、综合型，设计型和研究型，教学筹划分为各种层次，学生依照其专业特点和自己能力选取实验，12人一组。但每个学生必要选做基本型实验，综合型实验， 基本型实验目重要是培养学生对的使用惯用电子仪器，掌握数字电路基本测试办法。按实验课题规定，掌握设计和装接电路，科学地设计实验办法，合理地安排实验环节能力。掌握运用理论知识及实践经验排除故障能力。 综合型实验目就是培养学生初步掌握运用EDA软件能力，并以可编程器件应用为目，培养学生对新技术应用能力。初步具备撰写规范技术文献能力。 设计型实验目就是培养学生综合运用已经学过电子技术基本课程和EDA软件进行电路仿真实验能力，并设计出某些简朴综合型系统， 同步在条件允许状况下，可开设某些研究型实验，其目是运用先进EDA软件进行电路仿真，结合详细题目，采用软、硬件结合方式，进行复杂数字电子系统设计。 数字逻辑电路实验实验1 门电路逻辑功能测试实验预习1 仔细阅读实验指引书，理解实验内容和环节。2 复习门电路工作原理及相应逻辑表达式。3 熟悉所用集成电路引线位置及各引线用途。4 熟悉TTL门电路逻辑功能测试。5 理解数字逻辑综合实验装置关于功能和用法。实验目1 熟悉数字逻辑实验装置关于功能和用法。2 熟悉双踪示波器关于功能和用法。3 掌握门电路逻辑功能，熟悉其外形和外引线排列。4 学习门电路测试办法。实验仪器1 综合实验装置一套2 数字万用表一块3 双踪示波器一台4 器件74LS00二输入端四与非门2片74LS20四输入端双与非门1片74LS86两输入端四异或门1片74LS04六反相器1片实验原理阐明数字电路重要研究电路输出与输入之间逻辑关系，这种逻辑关系是由门电路组合来实现。门电路是数字电路基本单元电路。门电路输出有三种类型：图腾柱输出（普通TTL门电路）、集电极开路（OC门）输出和三态（3S）输出。它们类型、逻辑式、逻辑符号与参照型号见表1-0。门电路输入与输出量均为1和0两种逻辑状态。咱们在实验中可以用乒乓开关两种位置表达输入1和0两种状态，当输入端为高电平时，相应输入端处在1位置，当输入端为低电平时，相应输入端处在0位置。咱们也可以用发光二极管两种状态表达输出1和0两种状态，当输出端为高电平时，相应发光二极管亮，当输出端为低电平时，相应发光二极管不亮。咱们还可以用数字万用表直接测量输出端电压值，当电压值为3.6V左右时为高电平，表达1状态；当电压值为0.3V如下时为低电平，表达0状态。在实验中，咱们可以通过测试门电路输入与输出逻辑关系，分析和验证门电路逻辑功能。咱们实验中集成电路芯片重要以TTL集成电路为主。表1-0门电路逻辑功能类型逻辑式逻辑符号参照型号与门Y=AB7408 7409(OC)7411 7415(OC)7421或门Y=A+B7432缓冲器无放大作用Y=A4050有放大作用4017(OC)非门（反相器）无放大作用Y=7404 7405（OC）有放大作用7406（OC）与非门Y=7400 7403(OC)7410 7412(OC)7420 7422(OC)或非门Y=7402 7427（OC）与或非门Y=7451异或门Y=AB=A+B7486OC门以与非门为例Y=7403（OC）三态门（3S门）EN=1时，Y=AEN=0时，Y=高阻态74126=1时，Y=A=0时，Y=高阻态74125传播门C=1，TG通C=0，TG断TTL门电路是集成逻辑电路一种，是晶体管晶体管逻辑门电路简称。它具备参数稳定，工作可靠，开关速度高等长处。实验中集成电路芯片重要以TTL集成电路为主。1 基本门电路有与门、或门和非门。与门逻辑功能是：有0出0，全1出1。其逻辑表达式为Y=AB。常用与门有：74LS08（四2输入与门）、74LS09（四2输入与门OC门）、74LS11（三3输入与门）、74LS15（三3输入与门OC门）、74LS21（双4输入与门）。或门逻辑功能是：有1出1，全0出0。其逻辑表达式为Y=A+B。常用或门有：74LS32（四2输入或门）。非门逻辑功能是：入1出0，入0出1。其逻辑表达式为Y=。常用非门有：74LS04（六反相器）、74LS05（六反相器OC门）。2 与非门是由与门和非门有机组合而成，它逻辑功能是有0出1，全1出0。其逻辑表达式为Y=。常用与非门有：74LS00（四2输入与非门）、74LS03（四2输入与非门OC门）、74LS10（三3输入与非门）、74LS12（三3输入与非门OC门）、74LS20（双4输入与非门）、74LS22（双4输入与非门OC门）、74LS30（8输入与非门）。或非门是由或门和非门有机组合而成，它逻辑功能是有1出0，全0出1。其逻辑表达式为Y=。常用或非门有：74LS02（四2输入或非门）、74LS27（三3输入或非门）。3 异或门逻辑功能是：两输入端相异得1，相似得0。其逻辑表达式是Y=A+B=AB。常用异或门有：74LS86（四2输入异或门）。同或门逻辑功能是：两输入端相似得1，相异得0。其逻辑表达式是：Y=AB+=AB。4 可以用一种逻辑门构成另一种逻辑门，例如，用与非门构成与门、或门等。如图1-1所示。图1-1 用与非门构成或门逻辑图5 门电路可以作为控制门。以图1-2所示2输入与非门为例，用任一端A作为输入端，而另一端B为控制端。若B=1，则门打开，可以进行信息传递，即Y=；若B=0，门关闭，信息不能通过，Y=1。（a）逻辑图（b）波形图图1-2控制门实验内容及环节选取实验用集成电路，将被测器件插入搭试板上14芯插座中，并按下锁紧开关。用导线将器件14引脚与搭试板上+5V电源相连，器件第7引脚与搭试板上GND相连，然后选取公共板上开关作为输入信号，发光二极管作为输出信号，按自己设计实验接线图接好连线。特别注意VCC及GND不能接错。实验中改动接线须先断开电源，接好线后再通电实验。1 与非门和异或门逻辑功能测试。(1) 74LS20双4输入与非门逻辑功能测试(2) 74LS86四2输入异或门逻辑功能测试2 依照电路图写出逻辑关系表达式。(1)用74LS00按图1-3，1-4接线，将输入输出逻辑关系分别填入表1-1、表1-2中。(2)写出下面图1-3，1-4两个电路逻辑表达式。输入输出ABY00011011表1-1图1-3表1-2输入输出ABYZ00011011图1-43 运用与非门控制输出。用一片74LS00按图1-5接线，S接任一电平开关，用示波器观测S对输出脉冲控制作用。图1-54 用与非门构成其他门电路并测实验证。(1) 构成或非门a. 用一片2输入端四与非门构成或非门Y=b. 画出电路图c. 测试并填表1-3表1-3输入输出ABY00011011(2) 构成异或门a.将异或门表达式转化为与非门表达式b.画出逻辑电路图c.测试并填表1-4表1-4ABY000110115 逻辑门传播延迟时间测量。用六反相器（非门）按图1-6接线，输入200KHz持续脉冲，用双踪示波器测量输入、输出相位差，计算每个门平均传播延迟时间值。图1-66 用基本门电路组装一种译码电路：将BCD8421码转换成格雷码。实验记录1 按各环节规定画逻辑图、填表，并分析其特点。2 画出实验中电路图，分析其功能，写出其真值表和逻辑表达式。3 总结门电路类型。实验报告及思考实验报告规定：实验项目名称、规定、内容及环节（涉及流程图与电路图等），实验记录成果成果并回答如下问题（至少三个以上）。1 TTL门电路 有一种输入端悬空，相称于该端输入什么信号？2 当与非门只用一种输入端，其他输入端悬空时，该元件具备什么功能？3 异或门又称可控反相器，为什么？4 门电路不加电源和地，可以正常工作吗？5 如何判断门电路逻辑功能与否正常？6与非门一种输入接持续脉冲，别的端什么状态时容许脉冲通过？什么状态时禁止脉冲通过？实验2 组合逻辑电路分析与设计实验预习1 仔细阅读实验指引书，理解实验内容和环节。2 复习半加器、全加器和多位加法器逻辑功能。3 设计实验任务中规定组装电路，选取集成电路，画出实验线路图。设计时，可尽量选用与非门、译码器、数据选取器。实验目 1 熟悉译码器、数据选取器构造和功能测试办法。2 掌握译码器、数据选取器逻辑功能及其应用。3 掌握半加器、全加器和多位加法器逻辑功能。4 掌握用门电路构成组合逻辑电路设计、组装和功能测试基本办法。5 熟悉TTL加法器功能测试办法。6 学习排查故障办法。实验仪器1 综合实验装置一套2 数字万用表一块3 器件74LS1383-8译码器1片74LS1518-3数据选取器2片74LS20（双-4输入与非门）1片74LS00（四-2输入与非门）1片74LS04（六反相器） 1片实验原理阐明计算机中数操作都是以二进制进位，最基本运算就是加法运算。按照进位与否加入，加法器分半加器和全加器两种。l 半加器计算机中异或指令功能就是求两个操作数各位半加和。一位半加器有两个输入、两个输出。一位半加器真值表见表2-1，据真值表可得到半加器输出函数表达式：表2-1一位半加器真值表输入输出BiAiSiCi0000011010101101Si=AiBiCi=AiBi逻辑表达式硬件实现，则要依照所提供实验芯片。集成电路正异或门74LS86就是一位半加器。l 全加器计算机中加法器普通就是全加器，它实现多位带进位加法。下面以一位全加器为例简介。一位全加器有三个输入、两个输出。“进位入”Ci-1指是低位进位输出，“进位出”Ci即是本位进位输出。一位全加器真值表见表2-2。表2-2一位全加器真值表输入输出Ci-1BiAiSiCi0000000110010100110110010101011100111111依照表3-2便可写出逻辑函数表达式：Si=（AiBi）Ci-1Ci=AiBi+AiCi-1+BiCi-1=Ai(Bi+Ci-1)+BiCi-1一位全加器卡诺图如图2-1所示图2-1一位全加器卡诺图全加功能硬件实现，有各种办法。例如，可以把全加和看作是Ai与Bi半加和Hi与进位输入Ci-！半加和来实现。多位全加器就是在一位全加器原理上扩展而成。集成电路全加器有74LS80（一位全加器）、74LS81（二位全加器）、74LS83（四位全加器）等。用中规模集成电路实现逻辑函数要点是：先将函数化为最小项表达式（列其真值表），再运用集成电路内部逻辑关系，配接必要外电路来实现此表达式。用中规模集成电路实现逻辑函数，办法简便，使用灵活，线路简朴，其应用日益广泛。实验内容及环节1 用3线-8线译码器74LS138及门电路74LS20（双4输入与非门）各1片，设计、组装全加器依照所设计电路接线，按照全加器真值表验证设计对的性，分析实验中浮现问题及解决办法并将实验测试成果记录在自拟表格中。2 用2片八选1数据选取器74LS151组装全加器依照所设计电路接线，按照全加器真值表验证设计对的性，分析实验中浮现问题及解决办法并将实验测试成果记录在自拟表格中。3 用一片8选1数据选取器74LS151设计一种电路：在4位二进制数（由0到15）中选出所有能被2或3整除数。*4 设计并组装一保险箱用数字密码锁电路。规定：开保险箱时，需输入3位代码，同步用该保险箱钥匙开锁。若输入代码与事先设定代码相似，并且钥匙对的，则锁被打开。如果代码不符，则电路将发出报警信号。参照方框图如下：图2-1数字代码锁方框图设A2、A1、A0为设定代码，B2、B1、B0为输入代码。E为钥匙孔信号。钥匙对的时为1，错误时为0。Y1=1时，锁打开；Y2=1时，则报警。实验报告及思考实验报告规定：实验项目名称、规定、内容及环节（涉及逻辑图），实验记录成果成果并回答如下问题（至少三个以上）。1 组合逻辑设计要点是什么？2 用中规模集成电路实现逻辑函数与用门电路实现逻辑函数办法有什么不同？3用译码器和数据选取器实现组合逻辑函数有何不同？4 本次实验收获。实验3 触发器、三态输出触发器及锁存器 实验预习1 复习D锁存器及D触发器、JK触发器构成、工作原理和逻辑功能及特点。2 熟悉触发器逻辑功能及互相转换办法。3 理解D锁存器及D触发器、JK触发器测试办法。4 复习三态触发器和锁存器功能及用法。5 查阅手册，理解实验中使用触发器集成电路芯片对的使用。6 依照实验内容，设计实验电路和拟出实验表格。7 画出图3-1中电路CP和Q波形。8 研究两相时钟脉冲电路和（2/3）分频电路工作原理。实验目1 熟悉并掌握RS、D、JK触发器构成、工作原理和功能测试办法。2 熟悉并验证触发器逻辑功能及互相转换办法。3 理解触发器应用电路。4 掌握三态触发器和锁存器功能及用法。5 学会用三态触发器和锁存器构成功能电路。实验仪器1 综合实验装置 一套2 器件74LS00二输入端四与非门1片74LS86两输入端四异或门1片74LS74双D触发器 1片74LS76双JK触发器 1片74LS75四位D锁存器1片74LS373三态输出八D锁存器1片实验原理阐明时序逻辑电路与组合逻辑电路不同之处在于，它在任一节拍稳定输出不但取决于该节拍输入，并且与前一节拍状态关于。因而，时序逻辑电路必然包括存储环节（普通由触发器构成）。触发器自身就是最简朴时序逻辑电路，它次态输出Qn+1不但取决于该时刻输入（例如JK触发器信号），还与它现态Qn关于。1 触发器逻辑功能双稳态触发器是时序逻辑电路基本单元电路。它具备记忆功能，能记忆逻辑电路状态。双稳态触发器有两个稳定状态：0状态和1状态。普通以Q=0，=1状态作为1状态。无触发信号时，触发器保持其原有稳态不变。只有在触发信号有效时，触发器才按照它特性方程重新拟定它稳态（次态），称为更新。次态也许与现态相似，也也许相反。触发形式有：高电平触发、低电平触发、上升沿触发和下降沿触发以及主从触发器脉冲触发等。(1) RS触发器（RS锁存器）基本RS触发器由两个与非门A，B互相交叉耦合构成，R，S为输入端，Q，为输出端。输入端R又称置0端或复位（Reset）端，S又称置1端或置位（set）端，正常条件下两个输出端一种为1，另一种为0，保持相反状态，其真值表如表3-1所示。表3-1 基本RS触发器真值表RSQn+101010111不变00不变同步RS触发器由两个与非门作引导门，由它去控制基本RS触发器，R、S称为数据输入端，CP端称为时钟脉冲，作为控制信号，故又称控制脉冲。电路状态由R、S决定，但必要在时钟脉冲CP作用下，才干使触发器翻转，即触发器与时钟脉冲同步地工作，故称同步或钟控RS触发器。同步RS触发器中基本触发器，普通仍设有直接置1端SD和直接置0端RD，也称它们为异步输入端（R、S也称同步输入端），RD、SD只容许在时钟脉冲间歇期内酌情使用，使用时钟负脉冲置1或置0，以实现清零或预置数，使之具备指定初始状态，不用时应将它们悬空，也就是都接高电平。同步RS触发器真值表如表3-2所示。表3-2 同步RS触发器真值表RSQn+101110000Qn11不变(2) D触发器双D型正边沿维持-阻塞型触发器74LS74功能表如表3-3所示，逻辑符号如图3-1所示。表中为异步置1端，为异步置0端（或称异步置位、复位端）。CP为时钟脉冲端。表3-374LS74 D触发器功能表输入输出预置清除时钟CPDQ0110100100111111011001110Q0 (a)引脚排列图及状态图D (b) 时序图图3-174LS74(3) JK触发器主从JK触发器由两级RS触发器构成，前级为主触发器，后级为从触发器，并将后级输入反馈到前级输入，以消除不拟定状态。在两级时钟输入端之间接一种非门，其作用是使主、从触发器时钟脉冲极性相反。CP为时钟脉冲输入端，J、K为控制输入端。主触发器有两个S端，一种接从触发器，一种就是J输入端，两个S端是“与”关系，这个与门输出就是前级同步RS触发器S1输入端，R端也有两个，一种接从触发器Q，一种就是K输入，两个R端也是“与”关系，它输出就是前级同步RS触发器R1输入端，即S1=J，R1=KQ。在从触发器中，也可引出其异步输入端和。（a）逻辑符号（b）状态转换图图3-276LS76逻辑符号和状态转换图表3-474LS76功能表电路原理输入输出预置清除时钟CPJKQ01101001001*1*1100Q1110101101011111触发触发111Q0图3-2是TTL与门输入主从JK触发器74LS76逻辑符号和状态转换图。当CP信号由高电平变到低电平时触发，实现JK触发器功能。置数和置零不受CP控制，故和为直接置数和直接置零，两者均是低电平有效。但不应同步加低电平，否则将浮现异常现象：Q和都是高电平；当和同步回到高电平时，触发器状态将是随机。(4)三态输出触发器及锁存器74LS75是四D锁存器，重要用于存储十进制计数器内容。每两个D锁存器由一种锁存信号E控制，当E为高电平时，输出端Q随输入端D信号状态变化，当E由高变低时，Q锁存在E端由高变低前Q电平上。输入输出EDQ100111100Q0（a）引脚排列图（b）功能表图3-376LS75引脚排列图和功能表74LS373是具备三态输出八D锁存器，它输出端1Q8Q可直接与总线相连。当三态容许控制端为低电平时，1Q8Q为正常逻辑状态，可用来驱动负载或总线。当为高电平时，1Q8Q呈高阻态，既不驱动总线，也不为总线负载，但锁存器内部逻辑操作不受影响。当锁存容许端ST为高电平时，Q随数据D而变。当ST为低电平时，Q被锁存在已建立数据电平。输入输出STDQ0111010000Q01Z（a）引脚排列图（b）功能表图3-476LS373引脚排列图和功能表2 触发器转换触发器转换就是用一种类型触发器代替另一种类型触发器。一是为了充分发挥既有器件作用。另一因素是，生产供应集成触发器电路多为JK触发器和D触发器，而不生产T触发器和T触发器。这就需要进行触发器转换。转换办法见表3-5。表3-5触发器转换原触发器转换成T触发器T触发器D触发器JK触发器RS触发器D触发器D=TQn=T+QnD=D=J+KQnD=S+QnJK触发器J=KK=TJ=1K=1J=DK=J=SK=RRS触发器R=TQnS=TR=QnS=R=S=DR=KQnS=J3 触发器逻辑功能测试为了测试触发器逻辑功能，可将触发器输入端接逻辑开关。如将JK置成11，借将触发器置成0状态，然后向CP送入一种单脉冲，记下Qn+1，检查与否与功能表相符。再借将触发器置成1状态，并向CP送入一单脉冲，进行检查。后来依次将JK置成10、01、00，重复上述环节，就完毕了所有测试工作。4 触发器应用可以运用触发器频率特性设计其他频率电路。如：分频电路、单稳电路、冲息电路、串行数据比较电路等。实验内容及环节1 检查触发器逻辑功能(1) 维持-阻塞型D触发器功能测试双D型正边沿维持-阻塞型触发器74LS74引脚排列如图3-1所示。表中为异步置1端，为端异步置0端（或称异步置位，复位端）。CP为时钟脉冲端。a 分别在、端加低电平，观测并记录Q、端状态。b 令、端为高电平，D端分别接高、低电平，用单脉冲作为CP，观测并记录当CP为0、1时Q端状态变化。c 当=1，CP=0（或CP=1），变化D端信号，Q端状态与否变化？记录上述实验数据，表格自拟。d 当=1，将D和端相连，CP加持续脉冲，用双踪示波器观测并记录Q相对于CP波形。(2) 负边沿JK触发器功能测试a 将输入端接乒乓开关。b 用手控方式输入时钟脉冲，按功能表在J、K端输入不同数据，观测并记录Q、变化状况，表格自拟。2 触发器功能转换(1) 将JK触发器转换成D触发器并检查其功能。按自己设计电路图接线，由输入单元按D触发器功能表从D端输入不同数据，观测并记录输入Q变化，表格自拟。(2) 将D触发器转换成T触发器并检查其功能。按自己设计电路图接线，由四位输入单元按T触发器功能表从D端输入不同数据，观测并记录输入Q变化，表格自拟。3 观测波形将CP信号送入图3-5电路中。用双踪示波器观测CP与Q波形。将成果与理论分析波形相比较，并观测电路是在上升沿触发，还是在下降沿触发，并记录在自拟表格中。图3-5观测波形电路图4 两相时钟脉冲电路此电路用来将单相时钟脉冲CP转换成两相时钟脉冲QA和QB。QA和QB是两个频率相似而相位不同步钟脉冲，故称为两相时钟脉冲。图3-6是此电路逻辑图和波形图。图3-6（a）逻辑图按图3-6（a）连接实验电路。用双踪示波器观测并描绘下列波形：QA和QB；和QA；和Q。与理论分析成果相比较。 (b)波形图图3-6两相时钟脉冲电路*5（2/3）分频电路此电路输入信号CPI频率与输出信号CPO频率之比为3：2。其逻辑图和波形图见图3-7。（a）逻辑图（b）波形图图3-7（3/2）分频电路按图3-7（a）连接实验线路。用双踪示波器观测并描绘下列波形：CPI和CPO；QA和QB。比较输入和输出脉冲频率。分析所测波形和频率与否与理论分析成果相符合。6 三态输出触发器及锁存器功能及应用（1）验证74LS75四位D锁存器功能，并将实验数据记录下来（2）用74LS75构成数据锁存器将74LS75输入端1D4D接逻辑开关作为数据输入端，E1和E2接到一起作为锁存选通信号ST，1Q4Q分别接到发光二极管，观测由发光二极管显示输出数据。（3）验证74LS373三态输出八D锁存器功能，并将实验数据记录下来注意和ST信号对输入、输出数据影响，体会高阻态意义。实验记录1 表3-6 TTL D触发器功能测试记录 CPDQnQn+10101100111001111012 表3-7 JK触发器动作功能测试记录顺序JKQ12343 表3-8 将JK触发器转换为D触发器实验成果记录DQ10实验报告及思考实验报告规定：实验项目名称、规定、内容及环节（涉及逻辑图/逻辑符号、实验记录成果），并回答如下问题。1 RS锁存器有哪些缺陷？2 绘出实测所得两相时钟电路和（3/2）分频电路波形图，并从理论上加以分析。3 TTL触发器若要使异步置位端和异步复位端起作用，应加什么电平？这些端子在不使用时应如何连接？4 比较74LS75与74LS373异同，总结锁存器构成、功能和应用。 实验4 计数器及其应用实验预习1 仔细阅读实验指引书，理解实验内容和环节。2 复习同步计数器和异步计数器工作原理和逻辑功能。3 学会设计N进制计数器。4 拟出实验内容有关实验电路图。实验目1 进一步掌握计数器工作原理和逻辑功能。2 掌握中规模集成计数器逻辑功能测试办法。3 熟悉用中规模集成计数器实现N进制计数器几种办法。4 学习分析和排除故障办法。实验仪器1 综合实验装置 一套2 器件：74LS192双时钟同步十进制可逆计数器2片74LS161 同步4位二进制加计数器 2片74LS00四-2输入与非门 1片实验原理阐明1时序逻辑电路分析图4-1六分频电路如以图4-1中电路端作为输出端，Q3端作为输出端，由图4-2可见，输出脉冲频率为输出脉冲频率六分之一，故为六分频电路。由图4-3还可得，输出脉冲占空比为50%。图4-2时序图计数器和寄存器是在计算机和其她数字系统中广泛应用两种时序逻辑功能部件。计数器基本功能是记录时钟脉冲个数，就是实现计数操作，也可用于分频、定期、产生节拍脉冲等。寄存器基本功能是存储或传播二进制数码表达数据或信息，就是完毕代码寄存、移位、传播操作。2 计数器表4-1常用计数器类型TTL十进制同步递增异步清除74LS160同步清除74LS162可逆单时钟74LS168 74LS190双时钟74LS192异步二-五-十进制74LS196 74LS9074LS290双十进制74LSLS90（异步）四位二进制同步递增异步清除74LS161同步清除74LS163可逆单时钟74LS169 74LS191双时钟74LS193异步二-八-十六进制74LS197 74LS9374LS293双四位二进制74LS393（异步）异步二-六-十二进制74LS92七位二进制十二位二进制十四位二进制74LS192是同步十进制可逆计数器（双时钟，可预置），74LS161是同步4位二进制加计数器，其引脚排列图见图4-3。中规模集成计数器多为二进制或十进制。可用反馈归零法和反馈置数法将之转换成N进制计数器。 反馈清零法在计数过程中，将某个中间状态N1反馈清除端，使计数器返回到零重新开始计数。这样，就可将模较大计数器作为模较小（模为N）计数器使用。如为异步清除，则N = N1，有毛刺；如为同步清除，则N=N1+1，并且无毛刺。 反馈置数法共有三种办法。第一种办法是将某个中间状态N1反馈到置数端，并将数据输入端所有接零。当计数到N1时，如为同步置数，则在下一拍计数器回到零状态，再从零开始计数到N1。因此计数模N=N1+1。无毛刺。如为异步置数，则计数器及时回到零，N1随之及时消失，再从零开始计数。这时模N = N1，且有毛刺。第二种办法是将模为N1计数器进位信号反馈到置数端，并将数据输入端置成最小数N2。假设是同步置数，则N=N1-N2；而异步置数N=N1-N2-1。第三种办法是将数据输入端置成最小数N2，并将计数过程某一中间状态N1反馈到置数端。计数到N1后再从N2开始重新计数。如为同步置数，则构成计数序列为N1到N2、模N=N1-N2+1计数器。如为异步置数，则构成计数序列由N2到（N1-1）、模N=N1-N2计数器。实验内容及环节1 用两片74LS192设计实现2位十进制加计数器/24进制加计数器。a 用两片74LS192设计实现2位十进制加计数器。先将计数器置零，然后输入计数脉冲，进行由00到99计数，并用LED显示计数成果。b 在2位十进制加计数器基本上，引入反馈，构成24进制加计数器，由00到23计数，并用LED显示计数成果。规定：分别用反馈清零法和反馈置数法构成。2 用两片74LS192设计实现2位十进制减计数器/24进制减计数器实验a 用两片74LS192设计实现2位十进制减计数器。实现从99到00递减计数。规定减到00时，发出一信号。b 在2位十进制减计数器基本上，引入反馈，构成24进制减计数器，由23到00计数，并用LED显示计数成果。3 用2片74LS161构成24进制计数器，并用LED显示计数成果。实验记录1 记录实验数据和波形。2 阐明实验过程中遇到问题及解决办法。实验报告及思考实验报告规定：实验项目名称、规定、内容及环节（涉及逻辑电路图、实验记录成果），并回答如下问题。1 阐明构成任意进制两种办法。2 在构成24进制减计数器时，能否用借位输出BO来产生反馈信号？为什么？3 同样是用反馈清零法实现24进制加计数器，采用74192与采用74161实现时与否有不同？请详细阐明。192 8进制 、100进制、24进制加减、16进制加两种办法161 24进制加法，实验5 寄存器及序列信号发生器实验预习1 熟悉寄存器74LS164、74LS165、74LS194功能及使用。2 拟出实验内容1实验电路和数据表格，分析每个实验环节中寄存器状态。3 拟出实验内容2、3、4、5、6实验电路图，画出状态图。4 如何使环形(或扭环)计数器浮现无效状态?5 理解计数器和移位寄存器构成序列发生器原理与办法实验目1 进一步掌握移位寄存器工作原理和逻辑功能。2 掌握中规模集成移位寄存器逻辑功能测试办法。3 掌握用集成移位寄存器构成环形计数器、扭环计数器、奇数分频器办法。4 巩固移位寄存器、环行计数器和扭环计数器知识。5 学会并掌握计数器和移位寄存器构成序列发生器。实验仪器1 综合实验装置 一套2 器件：74LS1383-8译码器1片74LS1644位移位寄存器（串入-并出）1片74LS1654位移位寄存器（并入-串出）1片74LS194 4位移位寄存器（并入-并出） 1片74LS00四-2输入与非门1片实验原理阐明1 寄存器和移位寄存器寄存器是计算机和其她数字系统中用来储存代码或数据逻辑部件，它重要构成某些是触发器。一种触发器存储1位二进制代码，要存储n位二进制代码寄存器就需要n个触发器。有些寄存器只具备存储数码功能，如74LS175（4位集成寄存器）。但是有时为了解决数据，需要将寄存器中各位数据在使能端控制信号作用下，依次向高位或低位移动1位，这就需要移位寄存器了。移位寄存器不但能存储数码，并且还具备使数码移动功能。 移位寄存器可以由D触发器构成，也可把JK触发器改接成D触发器后构成，如图5-6所示。74LS164是8位移位寄存器（串行输入，并行输出）（a）引脚排列图输入输出 CP DSA DSBQA QB QH0 1 0 1 1 11 0 1 0 0 0 0 QA0 QB0 QH0 1 QAn QHn 0 QAn QHn 0 QAn QHn(b) 功能表图5-174LS164移位寄存器74LS165是8位移位寄存器（并行输入，互补串行输出）（a）引脚排列图输入内部输出输出SH/ CP1 CP0 DS A HQ0 Q1Q6Q7 0 A H 1 1 1 0 0 1 0 1 1 0 0 A B GQ00 Q10Q60Q00 Q10Q601 Q0nQ6n0 Q0nQ6nHQ70Q70Q7nQ7n(b) 功能表图5-274LS165移位寄存器74LS194是4位双向移位寄存器，具备左移、右移、置数、清除、保持、串入、并入、串出、并出等功能。 图5-3是它引脚排列图，