数字电路试验参考指导书范文.doc

数字电路实验指引书 1 数字电路实验指引书计算机系用 计算机系硬件实验室2实验一逻辑门电路研究 一、实验目： 1分析“门”逻辑功能。 2分析“门”控制功能。 3熟悉门电路逻辑互换及其功能测试办法。 二、实验使用仪器和器件： 1数字逻辑电路学习机一台。 2万用表一块。 三、实验内容和环节： 1TTL集成门逻辑功能测试： “与非门”逻辑功能测试： 在学习机上插入74LS10芯片，任选一种三输入端“与非门”按表1完毕逻辑功能测试（输入“1”态可悬空或接5V，“0”态接地）。 表1 输入逻辑状态 输出逻辑 A B C 1 1 1 0 1 1 0 0 1 0 0 0 状态 电位（V） 用“与或非”门实现Z=AB+C逻辑功能： 在学习机上插入74LS54芯片，做Z=AB+C逻辑功能测试，完毕表2功能测试并记录。 3表2 输入逻辑状态 输出逻辑 A B C 1 1 1 0 1 1 0 0 1 0 0 0 状态 电位（V） 注意：测试前应将与或非门不用与门组做恰当解决。 2“门”控制功能测试： “与非”门控制功能测试： 按图1接线，设A为信号输入端，输入单脉冲，B为控制端接控制逻辑电平“0”或“1”。输出端Z接发光二极管（LED）进行状态显示，高电平时亮。按表3进行测试，总结“封门”“开门”规律。 图1 “与非门”控制功能测试电路 表3 A B Z A B Z 0 1 0 1 0 0 0 0 0 1 0 1 1 1 1 1 用“与非门”构成下列电路，并测试它们功能 4“或”门： Z=A+B “与”门： Z=AB “或非”门： Z=A+B “与或”门： Z=AB+CD 规定：画出电路图和测试登记表格，并完毕逻辑功能测试，总结控制功能规律。 四、预习规定： 规定认真阅读实验指引书并完毕规定自拟实验电路和测试登记表格，本实验属于一般验证性实验，学生应对所有测试表成果可预先填好，实验时只做验证，且可做到胸中有数，防止盲目性，增长自觉性。 五、实验报告规定： 总结“与非”、“与”、“或”、“或非”门控制功能。 六、思考题： 1为什么TTL与非门输入端悬空则相称于输入逻辑“1”电平，CMOS与非门能否这样解决？ 2与或非门不用与门组如何解决？ 5实验二组合逻辑电路设计 一、 实验目： 1学会用集成TTL门构成组合逻辑电路。 2通过实验手段实现所设计电路。 二、实验内容： 1比较器电路设计： 有二位二进制数A1A0和B1B0试比较其大、小、相等三种逻辑，其中A1B1为高位数，A0B0为低位数，x、y、z为比较成果输出。如图2所示。 图2 比较器示意图 2设计一种能完毕如下功能发电机组供电控制电路： 某工厂有四台用电设备：A、B、C、D其中 A设备用电 5KW B设备用电 10KW C设备用电 12KW D设备用电 18KW 使用过程中不容许A、B两台用电设备同步使用。 既有供电机组三台： x容量 10KW y容量 15KW z容量 20KW 为了节约能源，规定按用电状况合理启动供电机组，设计出供电机组控制逻辑（1表达供电和用电，0表达不供电不用电）。用与非与非式实现。 6三、实验前准备： 1复习组合电路设计办法。 2依照任务规定设计逻辑电路，拟定实验环节，提出器材名单。 3复习组合电路竞争冒险现象产生因素及消除办法。 四、实验报告规定： 1写出设计过程，画出电路逻辑图，记录实验验证成果。 2总结实验中所浮现问题，分析因素及解决办法。 3分析所设计电路能否浮现竞争冒险现象。 7实验三 集成触发器 一、实验目： 掌握基本RS、JK、D及T'触发器逻辑功能。 二、实验任务与环节： 1基本RS触发器逻辑功能测试： 基本RS触发器常与机械按钮开关相配合构成去弹跳按钮开关，用以产生单脉冲做单脉冲源使用。学习机上使用单脉冲就是这样产生。如图3所示，图4则表白它不能给出清晰单脉冲。 图3 基本RS触发器 图4 简朴逻辑开关给出有弹跳信号 按表4完毕图3电路功能测试，SW按钮开关可用一端接地引线代替，将引线另一端由S端移向R端一次，相称于手按了一下SW按钮开关。R、S上“”号表白低电平勉励，高电平不起作用。 8表4 R S Q Q 0 0 0 1 1 0 1 1 2集成JK触发器 图5是JK触发器逻辑符号图，其中： SD为异步置位端，小圆圈表达低电平有效。 RD为异步清除（复位）端。JK为同步控制输入端。它们只有在SD，RD为高电平时才起作用，JK状态将告诉触发器在下一种时钟脉冲作用时该如何动作。请注意CP输入端小圆圈代表CP脉冲下降沿起作用。三角符号表达该触发器为边沿触发。如果JK端超过一种，它们之间是J1、J2相与或K1、K2相与关系，这将为实现不同控制 逻辑提供了以便。 图5 JK触发器逻辑符号 (1)异步置位、复位功能测试：按照表5完毕JK触发器异步置位和异步复位功能测试。 表5 异步动作表 9SD RD Q Q 1 10 01 10 1 01 0 0 注意：74LS112芯片PR端为Sd端，CLR端为Rd端。 (2)同步JK功能测试： 请按表6完毕同步JK功能测试： 表6 同步工作JK功能表（同步表） tn tn+1 输入输出 J K CP Qn=0 Qn=1 0 0 0 1 禁止方式 复位方式 置位方式 重复方式 0 1 0 1 1 0 0 1 1 1 0 1 注：tn表达时钟脉冲来到前时刻；tn+1则是指时钟脉冲向低电平跳变之后某时刻。(3)将JK触发器接成计数器工作状态（T'触发器）： CP端输入方波信号观测输入和输出端（Q、Q）波形，并将它们画在同一张方格纸上，注意它们相位关系与时间关系。 3集成D触发器： 集成D触发器逻辑符号如图6所示。 完毕下列实验任务： (1)异步置位端SD和异步复位端RD功能测试： 按表7规定变化SD和RD（D及CP处在任图6 D触发器逻辑符号 10意状态），并在SD和RD作用期间任意变化D与CP状态，测试SD和RD功能，将测试成果记录于表中。 表7 D触发器强制置位复位功能表 SD RD Q Q 1 10 01 10 1 01 0 0 (2)D触发器功能测试： 按表8测试D触发器逻辑功能并记录于表中： 表8 D触发器逻辑功能表 D CP Qn+1 Qn=0 Qn=1 0 01 10 1 01 10 (3)将D触发器Q端与D端相连，接成计数器状态，CP端输入方波信号，观测输入与输出端（Q、Q波形，把它们画在同一张方格纸上，注意它们之间相位关系与时间关系）。 三、实验设备： 1数字逻辑学习机。 2万用表。 四、实验报告规定： 总结基本RS触发器，JK触发器，D触发器逻辑功能。理解JK、D、RS触发器后，设计一种RS JK电路，画出电路图，并验证其功能。 11实验四计数器 一、实验目： 1学习计数器逻辑功能测试办法。 2进一步理解计数器工作原理。 3观测自启动。 二、实验内容及环节： 1异步二进制加法计数器和减法计数器： （a） 加法计数器 （b）减法计数器 图7 二进制计数器 按图7电路实现二进制加法和减法计数器，并测试其功能，将测试成果填入表9内。 表9 12Q T 加法 减法 二进制数 相应十进制数 二进制数 相应十进制数 Q3 Q2 Q1 Q3 Q2 Q1 tn 0 0 0 0 0 0 0 0 tn+1 tn+2 tn+3 tn+4 tn+5 tn+6 tn+7 tn+8 注意：CP端输入（点动）单脉冲（也可以频率较低持续脉冲加于CP端）。提高CP脉冲频率以以便于用示波器观测波形。将CP和Q端波形相应画于图8和图9中。 图8 异步二进制加法计数器波形图 图9 异步二进制减法计数器波形图 2用D触发器自行设计一种同步二十进制减法计数器，请画图如下。 13 1各Q端分别接发光二极管。 2清零。在CP端输入单脉冲，显示正常后将逻辑状态记入表10中。 3输入持续脉冲于CP端，观测并记录各Q端波形（记录画于图10中） 4断开电源一下重新合上电源，由发光二极管观测Q1Q4端状态，若为无效状态，用单脉冲输入到CP端，观测状态转换能否自启动，并记录。 表10 二十进制减法计数器状态表 Q t 二十进制 借位 C 相称于十进制数 Q4 Q3 Q2 Q1 tn 0 0 0 0 0 0 tn+1 2 3 4 5 6 7 8 9 10 14图10 同步二十进制减法计数器时序图 3CT4090（SN74LS90）型计数器 该计数器为二五十进制异步计数器，逻辑框图及外引线如图11。 (a) 内部逻辑图 15 (b) 引脚图 图11 SN74LS90计数器逻辑图及引脚图 SN74LS90计数时序见表11，计数功能见表12： 表11 计数 QABBCDCPA 计 数 QDA 计数 CPB QD QC QB QA QA QD QC QB 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 0 3 0 0 1 1 0 0 1 1 4 0 1 0 0 0 1 0 0 5 0 1 0 1 1 0 0 0 6 0 1 1 0 1 0 0 1 7 0 1 1 1 1 0 1 0 8 1 0 0 0 1 0 1 1 9 1 0 0 1 1 1 0 0 表12 SN74LS90计数功能表 R0(1)R0(2) Rg(1) Rg(2) QD QC QB QA 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 1 1 0 0 1 0 0 计数 0 0 0 0 0 0 ：R0R1，1时Rg(1)Rg(2)，1时 器： 16静态检测SN74LS90型计数器复位、置位功能和五进制、十进制计数功能与否正确。检测时CP用单脉冲。各Q端输出用LED显示状态（灯亮为“1”，不亮为“0”）实验接线图可参照该器件计数时序表及功能表自行画出。 四实验预习内容： 复习异步计数器工作原理。 五实验报告规定： 1 写出同步二十进制减法计数器设计过程，画出电路逻辑图。 2画出SN74LS90分别作为二十进制和二五进制接线图。 3总结实验中浮现问题 ，分析因素及解决办法。 17 74LS00 74LS04 74LS08 74LS10 74LS32 74LS51 18 74LS54 74LS74 74LS76 74LS112