EDA技术习题.doc

第一章EDA技术概述填空题1. 一般把EDA技术的发展分为_、_和_三个阶段。2. 在EDA发展的_阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。3. 在EDA发展的_阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。4. EDA设计流程包括_、_、_和_四个步骤。5. EDA的设计验证包括_、_和_。6. EDA的设计输入方式主要包括_、_和_。7. 文本输入是指采用_进行电路设计的方式。8. 功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为_。9. 时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为_或_。10. 当前最流行的并成为IEEE标准的硬件描述语言包括_和_.11. 硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为_的设计法。12. EDA工具大致可以分为_、_、_、_以及_等5个模块。13. 将硬件描述语言转换为硬件电路的重要工具称为_。单项选择题1. 将设计的系统或电路按照EDA开发软件要求的某种形式表示出来,并送入计算机的过程称为( ).设计输入 设计输出 仿真 综合2. 在设计输入完成后，应立即对设计文件进行（ ）编辑 编译 功能仿真 时序仿真3. 在设计处理工程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（ ）熔丝图 位流数据 图形 仿真4. 在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是生成（ ）熔丝图 位流数据 图形 仿真5 在C语言的基础上演化而来的硬件描述语言是（ ）VHDL Verilog HDL AHD CUPL6. 基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（ ）设计法。 底向上 自顶向下 积木式 定层7. 在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（ ）。 仿真器 综合器 适配器 下载器8. 在EDA工具中，能完成在目标系统器件上布局布线软件称为（ ）仿真器 综合器 适配器 下载器14同步练习参考答案填空题1 CAD、CAE、EDA2 CAD3 CAE4 设计准备、设计输入、设计处理、器件编程5 功能仿真、时序仿真、器件测试6 文本输入方式、图形输入方式、波形输入方式7 硬件描述语言8 前仿真9 后仿真、延时仿真10VHDL、Verilog HDL11自顶向下12设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器13HDL综合器单项选择题 1 2. 3. 4. 5. 6. 7. 8.第二章 EDA工具软件的使用方法填空题1. Quartus支持_,_和_等不同的编辑方式.2. 用Quartus的输入法设计的文件不能直接保持在根目录上,因此设计者在进入设计前,应当在计算机中建立保存文件的_.3. MegaFunctions是Quartus的_库,包括参数可定制的复杂逻辑模块。4. QuartusII的_元件库包括各种逻辑门，触发器和输入输出端口等。5. Quartus工程中顶层文件的文件名必须和_的名称一致.6. QuartusII的分析与综合优化设置中，提供了_,_和_三种优化选择.7. 指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为_.8. Quartus的完整编译过程包含_,_,_和_四个环节.9. 在完成设计电路的输入输出端口与目标芯片引脚的锁定后,再次对设计电路的仿真称为_或_.10. 以EDA方式实现的电路设计文件,最终可以编程下载到_或_芯片中,完成硬件设计和验证.11. QuartusII的嵌入式逻辑分析仪_是一种高效的硬件测试工具，可以通过_接口从运行的设计中捕获内部信号的波形。12. 用嵌入式逻辑分析仪捕获16位总线的信号，如采样深度为2K，则需要消耗_字节的嵌入式RAM容量。13. 在QuartusII中利用_可以观察设计电路的综合结果。14. 在给可编程逻辑器件编程时，常用的下载线有_和_.单项选择题1. 下列硬件描述语言中，Quartus不支持的是( ).VHDL SystemC AHDL VerilogHDL2. Quartus工具软件具有( )等功能. 仿真 综合 设计输入 以上均可3. 使用Quartus工具软件实现原理图设计输入,应创建( )文件. bdf vhd bsf smf4. Quartus的设计文件不能直接保护在( ). 硬盘 根目录 文件夹 工程目录5. 在Quartus的原理图文件中,正确的总线命名方式是（ ）。 a8 a7.0 a7:0 a7 downto 06 在Quartus集成环境下为图形文件产生一个元件符号的主要用途是（ ）。仿真 编译 综合 被高层次电路设计调用7在Quartus中，不能作为工程顶层文件的格式为（ ）。 bdf v vhd smf8下列选项中，可以用作QuartusII工程顶层实体名的是（ ）。计数器 XNOR WRONG DFF9Quartus的波形文件类型是（ ）. .mif .vwf .vhd .v10.Quartus的存储器初值设定文件类型是（ ）。 .bsf .mif .vwf .smf2.4 同步练习参考答案填空题1 图形、文本、状态机2 工程目录（文件夹）3 宏功能元件（参数可设置强函数元件）4 primitives5 顶层实体6 平衡、面积、速度7 引脚锁定8 分析与综合、适配、编程、时序分析9 时序仿真、后仿真10 FPGA、CPLD11 SignalTapII、JTAG12 4K13 RTL阅读器14 ByteBlaster、USB Blaster单项选择题1 2. 3. 4. 5. 6. 7. 8. 9. 10. 三、VHDL填空题1 IEEE于1987年将VHDL采纳为_标准.2 一般将一个完整的VHDL程序称为_.3 VHDL设计实体的基本结构由_,_,_,_和_等部分构成.4 _和_是设计实体的基本组成部分,它们可以构成最基本的VHDL程序.5 IEEE于1987年公布了VHDL的_语法标准.6 IEEE于1993年公布了VHDL的_语法标准.7 根据VHDL语法规则,在VHDL程序中使用的文字,数据对象,数据类型都需要_.8 在VHDL中最常用的库是_标准库,最常用的程序包是_程序包.9 VHDL的实体由_部分和_组成.10 VHDL的实体声明部分指定了设计单元的_或_,它是设计实体对外的一个通信界面,是外界可以看到的部分.11 VHDL的结构体用来描述设计实体的_或_,它由VHDL语句构成,是外界看不到的部分.12 在VHDL的端口声明语句中,端口方向包括_,_,_和_.13 VHDL的字符是以_括起来的数字，字母和符号。14 VHDL的短标识符名必须以_,后跟若干字母,数字和单个下划线构成,但最后不能为_.15 VHDL93的数据对象包括_,_,_和_,它们是用来存放各种类型数据的容器.16 VHDL的变量(VARIABLE)是一个_,只能在进程,函数和过程中声明和使用.17 VHDL的信号(SIGNAL)是一种数值容器,不仅可以容纳_,也可以保持_.18 VHDL87的数据类型包括_,_,_和_.19 VHDL的标量型(Scalar Type）是单元素的最基本数据类型，包括_,_,_和_.20 在VHDL中,标准逻辑位数据有_种逻辑值.21 VHDL的操作符包括_,_,_和_四类.22 在VHDL中,预定义的_可用于检出时钟边沿,完成定时检查,获得未约束的数据类型的范围等.23 VHDL的基本描述语句包括_和_.24 VHDL的顺序语句只能出现在_,_和_中,是按程序书写的顺序自上而下,一条一条的执行.25 VHDL的并行语句在结构体中的执行是_的,其执行方式与语句书写的顺序无关.26 VHDL的PROCESS(进程)内部是由_组成的,但PROCESS语句本身却是_.27 VHDL的子程序有_和_两种类型.28 VHDL的过程分为过程首和过程体两部分,如需在不同实体中调用需要将它们装入_中.29 VHDL的函数分为_和_两部分, 如需在不同实体中调用需要将它们装入程序包(Package)中.30 程序包是利用VHDL语言编写的,其原程序也需要以_文件类型保存.单项选择题1. IEEE于1987年公布了VHDL的（ ）语法规则。 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19932. IEEE于1993年公布了VHDL的（ ）语法规则。 IEEESTD1076-1987 RS232 IEEE.STD_LOGIC_1164 IEEE STD 1076-19933. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（ ）。设计输入 设计输出 设计实体 设计结构4. VHDL的设计实体可以被高层次的系统( ),成为系统的一部分. 输入 输出 仿真 调用5. VHDL最常用的库是( )标准库.IEEE STD WORK PACKAGE6. 在VHDL的端口声明语句中,用( )声明端口为输入方向. IN OUT INOUT BUFFFR7. 在VHDL的端口声明语句中,用( )声明端口为输出方向. IN OUT INOUT BUFFFR8. 在VHDL的端口声明语句中,用( )声明端口为双向方向. IN OUT INOUT BUFFFR9. 在VHDL的端口声明语句中,用( )声明端口为具有读功能的输出方向. IN OUT INOUT BUFFFR10. 在VHDL中用( )来把特定的结构体关联一个确定的实体,为一个大型系统的设计提供管理和进行工程组织. 输入 输出 综合 配置11. 在VHDL中,45_235_287属于( )文字.整数 以数制基数表示的 实数 物理量12. 在VHDL中,88_670_551.453_909属于( )文字.整数 以数制基数表示的 实数 物理量13. 在VHDL中,16#FE#属于( )文字.整数 以数制基数表示的 实数 物理量14. 在VHDL中,100m属于( )文字.整数 以数制基数表示的 实数 物理量15. 在VHDL短标识符命名规则中,以( )开头的标志符是正确的.字母 数字 字母或数字 下划线16. 在下列标志符中,( )是VHDL的合法标志符.4h_adder h_adder_ h_adder _h_adde17. 在 VHDL中,( )不能将信息带出对它定义的当前设计单元。 信号 常量 数据 变量18. 在VHDL中，（ ）的赋值是立即发生的，不存在任何延时的行为。 信号 常量 数据 变量19. 在VHDL中，为目标变量的赋值符号是（ ）。=： = = =20. 在VHDL中,为目标信号的赋值符号是( ).=: = := =21. 在VHDL中,在定义信号时,可以用( )符号为信号赋初值.=: = := 不是操作符,它只是相当于( )的作用.IF THEN AND OR33. 在VHDL的FOR_LOOP语句中循环变量的一个临时变量,属于LOOP语句的局部变量,( )事先声明. 必须 不必 其类型要 其属性要34. 在VHDL中，预计“FOR n IN 0 TO 7 LOOP”定义循环次数是（ ）次。8 7 0 135. 在VHDL中，下列用法中可以综合的是（ ）。 WAIT WAIT FOR WAIT ON WAIT UNTIL36. 在VHDL的并行语句之间，可以用（ ）来传送往来信息。变量 变量和信号 信号 常量37. 在VHDL中，PROCESS结构内部是由（ ）语句组成的。顺序 顺序和并行 并行 任何38.VHDL的块语句是并行语句结构，它的内部是由（ ）语句构成的。并行和顺序 顺序 并行 任意39.在VHDL中，条件信号赋值语句WHEN_ELSE属于( )语句.并行和顺序 顺序 并行 任意40.在元件例化(COMPONENT)语句中,用( )符号实现名称映射,将例化元件端口声明语句中的信号名与PORT MAP()中的信号名关联起来. = ：= 41. VHDL的STD库包含TEXTIO程序包,它们是文件( )程序包.输入 输入/输出 输出 编辑42. VHDL的WORK库是用户设计的现行工作库,用于存放( )的工程项目.用户自己设计 公共程序 共享数据 图形文件43. 在VHD中,为了使已声明的数据类型,子程序,元件能被其他设计实体调用或共享,可以把它们汇集在( )中.实体 程序库 结构体 程序包3.4同步练习参考答案填空题1. IEEE#10762. 设计实体3. 库、程序包、实体、结构体、配置4. 实体，结构体5. IEEE STD 1076-1987（即VHDL 87）6. IEEE STD 1076-1993（即VHDL93）7. 预先定义8. IEEE，STD_LOGIC_11649. 实体声明,结构体10. 输入/输出端口,引脚11. 逻辑结构,逻辑功能12. IN(输入)、OUT(输出)、INOUT（双向）、BUFFER（具有读功能的输出）13. 单引号14. 字母开头，下划线15. 变量、常量、信号、文件16. 局部变量17. 当前值，历史值18. 标量型、复合型、存取类型、文件类型19. 实数类型、整数类型、枚举类型、时间类型20. 921. 逻辑操作符（Logic Operator）、关系操作符（Relational Operator）、算术操作符（Arithmetic Operator）、符号操作符（Sign Operator ）22. 属性描述语句23. 顺序语句()Sequential Statements),并行语句（Concurrent Statements ）24. 进程（PROCESS）、过程（PROCEDURE）、函数（FUNCTION）25. 并行运行26. 顺序语句，并行语句27. 过程（PROCEDURE），函数（FUNCTION）28. 程序包（Package）29. 函数首，函数体30. vhd单项选择题1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31. 32. 33. 34. 35. 36. 37. 38. 39. 40. 41. 42. 43.第四章 Verilog HDL填空题1 一个基本的Verilog HDL程序由_构成.2 一个完整的Verilog HDL设计模块包括:_,_,_,和_4个部分.3 Verilog HDL的模块端口定义用来声明电路设计模块的_和_.4 Verilog HDL的模块Verilog HDL模块的T/O声明用来声明模块端口定义中各端口数据流动方向,包括_,_,和_.5 Verilog HDL的功能描述是用来描述设计模块的_和模块端口间的_.6 Verilog HDL的功能描述可以用_,_,_和_等方法来实现,通常把确定这些设计模块描述的方法称为建模.7 在Verilog HDL中的常数包括_,_和_三种.8 Verilog HDL的数字可以用_,_,_和_4种不同数制来表示.9 Verilog HDL的字符串是用双引号括起来的_,它必须包含在_.10 Verilog HDL的简单标识符可以是字母,数字，下划线_和货币符号$等符号组成的任意序列,但首字符不能是_.11 Verilog HDL的标识符的字符数不能多于_个.12 在定义Verilog HDL的标识符时.大小写字母是_的.13 如果Verilog HDL操作符的操作数只有1个,称为_操作;如果操作符的操作数有2个,称为_操作;如果操作符的操作数有3个,称为_操作.14 在进行Verilog HDL的位运算时,当两个操作数的位宽不同时,计算机会自动将两个操作数按_对齐,位数少的操作数会在高位用_补齐.15 在进行Verilog HDL的关系运算时,如果关系是真,则计算结果为_;如果关系是假,则计算结果是_;如果某个操作数的值不定,则计算结果为_.16 在Verilog HDL的与缩减运算中,只有操作数中的数字全为_时,结果才为1.17 Verilog HDL的条件操作符?:的操作数有_个.18 Verilog HDL的变量分为_和_两种.19 Verilog HDL的register型变量是一种数值容器,不仅可以容纳_,也可以保持_,这一属性与触发器或寄存器的记忆功能有很好的对应关系.20 在Verilog HDL中register型变量有_,_,_和_4种.21 Verilog HDL的连续赋值语句的关键字是_,赋值符号是_.22 在Verilog HDL的阻塞赋值语句中,赋值号”=”左边的赋值变量必须是_型变量.23 在Verilog HDL的非阻塞赋值语句中,赋值号是_,赋值变量必须是_型变量.24 在Verilog HDL的if语句中,系统对表达式的值进行判断,若值为0,x或z,则按_处理,若为1,则按_处理.25 在Verilog HDL中,使用_关键字说明事件时有输入信号的上述沿触发的;使用_关键字声明事件是由输入信号的下降沿触发的.26 Verilog HDL的always块语句中的语句是_语句,always块本身却是_语句.27 在Verilog HDL中,行为描述包括_,_和_3种抽象级别.28 在Verilog HDL中,结构描述包括_和_两种抽象级别.单项选择题1.目前Verilog HDL被IEEE公布的标准是( ). IEEE STD1076-1987 IEEE#1064-1995 IEEE.STD_LOGIC_1164 IEEESTD1076-19932. Verilog HDL是由（ ）语言演化来的。 BASIC C 语言 PASCAL VHDL3. 一个能为Verilog HDL综合器接受，并能作为一个独立的设计单元的完整的Verilog HDL程序称为（ ）。 设计输入 设计输出 设计模块 设计结构4. Verilog HDL的设计模块可以被高层次的系统（ ），成为系统的一部分。 输入 输出 仿真 调用5. Verilog HDL的模块端口定义用来声明电路设计模块的（ ）端口。 输入 输出 双向 全部输入/输出6. 在Verilog HDL模块的I/O声明中，用来声明端口数据流动方向的关键字包括（ ）。input output inout 以上均可7. 在Verilog HDL的端口声明语句中，用（ ）关键字声明端口为输入方向。input INPUT IN output8. 在Verilog HDL的端口声明语句中，用（ ）关键字声明端口为输出方向。input INPUT OUT output9.在Verilog HDL的端口声明语句中，用（ ）关键字声明端口为双向方向。inout INOUT BUFFER buffer10. Verilog HDL的功能描述是用来描述设计模块的内部结构和模块端口间的逻辑关系，通常把确定这些设计模块描述的方法称为（ ）。综合 仿真 建模 设计11. 用Verilog HDL的assign语句建模的方法一般称为（ ）方式。连续赋值 并行赋值 串行赋值 函数赋值12. 用Verilog HDL的元件例化方式建模来完成的设计一般属于（ ）描述方式。行为 结构 功能 行为和结构13. Verilog HDL程序的每个模块的内容都是嵌在（ ）两语句之间。start和endmodule module和endmodule和endmodule start和endstart14. 除了end或以end开头的关键字（如endmodule）语句外，Verilog HDL的每条语句后必须要有（ ）。逗号“，” 句号“。” 分号“；” 冒号“：”15. Verilog HDL的行注释用符号（ ）开始，注释到本行结束。/* / - */16. 在Verilog HDL的常数中，未知数字是用( )表示。_ X Z W17. 在Ver