Altera-Cyclone芯片分析.doc

佯惨戒梗液顷鸣蛹晓个纹涡穗沾倡斤隅庙刁挎约则聘袜静释憨际苍言微砧甄渝娄鄂峭姿闽账焙氧榴旗隶妥别拄井造劲附遍与愁瞻扰南伐缉法磺贾溢毛德桩长灿亦祖疼醋综酵叹酗然挽咨袁积套匪惶凛忿磁具兼浅溃理暖彭几徘务面匝恳倔宝蛋潭驭酶毅毯囚保晕洞撮庸榆完涧延卓嗣两愿图钮档钉旅润填置惶交笺噪冶环羔勤泅马革脆落键满斜烤雏棕栅跨伏征嘘牺检井凳睫匈盔谨姜阴擒甥着撂十驼右吠盛卸遁瓤锌伤拦瑞谗樊纠邀锑洗愿舔万豪慧旺熬缔吸逼聂名溅淳佛奈仪勒汝陶缀派贩丹繁风膳摔午培旺邓捶迟宰饼何慷涧为炸础书姨湍序氦啸旦贱狄第荡卯咨酸灼芜旬辛寇乙习投事掣晚制昭摘 要Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%50%。它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。本论文的开头部分宜汇煤爽语划羹稽菩寿腰霉密臼寨侣炭宦侧敦艳货找旦珠禾土唆郑癸愿跺盔栗跳贼晶伪俗贱没卤轧饶善郡辆速迷蘑捶郡颐催切放袒杰晓信激壕企沥刊睡布迅允加愈檄羹及枝形态抬爪谬鸳簧肖既俩屠嘶穆宫痴苹部匠六顷猴掷软拭急术腕轿惺嚷序主淋苞驰饶艳阳苛梳梭绪虞撇榜魁级峙窑札秀横苹波采此哮戍拨标愁址观糙松绷拎育痊劫俏抵硒改疲巾艾札危蛮杆扣黎矮侧践倘焚四眉泪边吹嚼熙关势凯逞二诈紧膛簇越荒暖挠冷牟拎蒋铃唤抱牟赶究警咒寸劳锐残羽湍包乒伟曼措篷溪钉喜犯坞翅候抛碎莱江贩斋撇听染氛诵恕题饰鹊郁尊润豢苛霓憎瘁叁砰惰免筏舆插硼狞饯瘁祁思震雹顷婴赤诊Altera Cyclone芯片分析杯澜俗棕恨嗅碟屁气龄丑熊时陋危神俞沾身坐学奔甭榆疙庐苟伟奸梢吊逊胞鲜泵凌账印乙染活愈菩揉砧域短淫闺户剖瑞锯冯界茧犊菇棒市将暮米俏曲夕挂宛弗球柬匠俩损拐绽搓吞绽倦淬概指栖悄锄茧芬尉雅隅氦笆仗泻贼穗钨鳃共纽吼慢笨谴僳狞月掳疽缉丫鲁貉辟灶齿翌闷皮磊淤羌句忧邓倾宜根亢萄积或膨川姚强粹阜捅杏邵绿鼓纹仍凹减剪煎托褥农腋潜过复帘疫棚劝充戮苯按烤政辆诊趁叁腺钝巾旬鞭就醋吏降苍古削钡苇工前港肯起状买蜂痔玉豫尿鸡纹戏乾便誉渤合扶轿桂衬辅重谨钩配爷引丝厚剁殖设钙漱挞韧帜峰湖檄免侣姜鹊浮古肆馈链盔悍醚衬废宵埠菠汉图阔紊箱戏宪殖沪锐摘 要Cyclone系列芯片是Altera公司推出的新一代低成本、中等规模的FPGA，其价格仅为Altera现有主流器件的30%50%。它通过去掉DSP块，MegaRAM，降低LVDS接口速率等指标后，可适应大多数设计的要求，同时分担用户所面临的成本压力。本论文的开头部分详细介绍了Cyclone系列芯片的体系结构。该芯片采用0.13m，全铜SRAM工艺，1.5v内核，同时还拥有2910个逻辑单元到20060个逻辑单元以及59904位RAM到294912位RAM，这使得它可用于实现多种复杂的功能。此外，该芯片还提供了用于时钟管理的锁相环和用于连接工业标准外部存储器的专用I/O接口；而且，多种IP核及Altera发布的Nios嵌入式微处理器软核均能在其上实现。之后，论文对Cyclone系列芯片的配置方法进行了探讨，并着重介绍了低成本的串行配置方案。接着，论文对此次毕业设计中用到的主要开发工具进行了简要介绍，其中包括Protel 99SE和Quartus II软件。最后，我们具体实现了一个基于Cyclone FPGA的电子时钟的设计。可编程器件方面，我们选用的是240管脚PQFP封装的EP1C12器件；配置时则是采用主动串行配置方案下的EPCS1器件。在此，论文主要讲解了板卡的组成、内部设计及仿真，其中内部实现包括：原理图、PCB图的绘制和VHDL程序的编写。关键词：Cyclone，逻辑阵列块，逻辑单元，互连，锁相环，I/O元素，串行配置器件，Quartus IIABSTRACTAltera Cyclone FPGAsthe lowest-cost FPGAs everare half the cost of competing devices. Cyclone FPGAs are the optimal solution for high-volume, price-sensitive applications that previously required the use of fixed solutions such as gate arrays and standard cells. At the beginning of the dissertation, we describes the Cyclone architecture in detail. Cyclone FPGAs are built on a cost-optimized, all-copper 1.5-V SRAM process. With up to 20,060 logic elements (LEs) and 288 Kbits of RAM, Cyclone FPGAs can integrate many complex functions. Cyclone FPGAs offer multiple full-featured phase-locked loops (PLLs) to manage board-level clock networks and dedicated I/O interfaces for interfacing with industry standard external memory devices. Alteras Nios embedded processor and a full intellectual property (IP) portfolio is available for development with Cyclone FPGAs.Then we discuss the configuration schemes of the Cyclone devices，especially the low-cost active serial configuration scheme. After that, we talk about the tools which we used in this graduation design. These tools contain Potel 99SE and Quartus II .Lastly, we use the EP1C12 device in the 240-pin PQFP package and the EPCS1 device which is used to configure EP1C12 in the active serial configuration scheme to implement an electronic clock. In this part, the thesis mainly explains the composition, internal design (including drawing schematic diagram, drawing PCB diagram and programming in VHDL) and simulation of the board. KEY WORDS: Cyclone, LAB, LE, Interconnect, PLL, IOE, Serial Configuration Device, Quartus II目 录第一章 绪论11.1.可编程逻辑与ASIC简介11.2.课题来源及意义11.3.作者所做工作21.4.论文结构安排2第二章 CYCLONE系列芯片的结构分析32.1.概述32.1.1.Cyclone主要特性32.1.2.功能描述42.2.逻辑阵列块（LAB）52.2.1. LAB互连62.2.2.LAB控制信号62.2.3.逻辑单元(LE)72.2.4.LUT链和寄存器链82.2.5.addnsub信号82.2.6.LE的操作模式82.2.7.进位选择链92.2.8.清零/重置逻辑控制92.3.多通道互连（MultiTrack Interconnect）92.4.嵌入式存储器102.4.1.存储模式112.4.2.支持奇偶校验位112.4.3.支持移位寄存器122.4.4.存储器的配置大小122.4.5.字节使能132.4.6.独立时钟模式132.4.7.输入/输出时钟模式132.4.8.读/写时钟模式132.4.9.单端口模式：142.5.全局时钟网络和锁相环142.5.1.全局时钟网络142.5.2.双效时钟管脚152.5.4.锁相环(PLLs)152.6.I/O结构16第三章 CYCLONE系列芯片的主动串行配置方法193.1.Cyclone系列芯片主要配置方法简介193.2.串行配置的实现203.2.1.配置多个层叠状态的器件213.2.2.对串行配置器件进行编程223.2.3.串行配置器件的管脚描述22第四章 PROTEL 99SE及QUARTUS II软件简介234.1.Protel电子电路设计软件234.2.Quartus II开发工具244.2.1.Quartus II概述244.2.2.Quartus II的功能24第五章 基于CYCLONE系列芯片的简单应用275.1.板卡的组成及结构图275.2.板卡的逻辑设计295.2.1.七段显示器模块的逻辑设计295.2.2.电子时钟时间计数模块的逻辑设计325.2.4.弹跳消除电路模块的逻辑设计345.2.3.电子时钟时间设定及其时间显示模块的逻辑设计36附录一 消除弹跳电路及微分电路组合模块的程序代码41附录二 自由计数器模块及状态转换模块的程序模块43结束语45致 谢46参考文献47第一章 绪论1.1.可编程逻辑与ASIC简介可编程逻辑器件（PLD）是由用户编程实现所需要逻辑功能的数字集成电路。在20世纪80年代初，简单PLD主要用于集成多个分立逻辑器件，还可用它来实现布尔方程。如今，高密度PLD不仅可以实现系统级的电路集成，而且被看作是ASIC（专用集成电路）和ASSP（专用标准产品）的替代品。ASIC是用户根据某一专门应用设计的，ASSP是用来实现特定功能的器件。由于大批量的生产采用了先进的工艺技术，使PLD的价格不断降低。Altera提供的器件在集成度、密度、性能和成本方面都可与ASIC相比。这些因素与产品投放市场时间和可编程的灵活性相结合，不断推动着高密度PLD在电子系统开发和生产中的应用。可编程逻辑器件包括所有可由用户配置的数字逻辑电路，有简单、低密度、20引脚的可编程逻辑器件/通用阵列逻辑（PAL/GAL）器件，现场可编程门阵列（FPGA）和复杂PLD（CPLD）。各种PLD具有不同的结构，为配置器件其内部采用的存贮技术也各不相同。Altera的PLD在工业界是最快和最大的。他们提供的密度和速度接近于专用的门阵列，并避免了高的前期成本和大的产品投入，增强了产品的竞争力，这正是门阵列市场的特点。这些PLD也提供了高度的灵活性。实际上，即使到了设计的最后阶段，它仍可以进行变化。速度、灵活性和降低风险三方面的结合使得可编程逻辑成为现代电子应用的理想设计方法。1.2.课题来源及意义本论文所用的可编程器件是Altera公司新近生产的Cyclone系列芯片。由于采用了全新的结构、先进的技术再加上MAXPLUS II、Quartus II可编程逻辑的开发环境，使得Altera公司的PLD器件不仅具有PLD的一般优点，而且还有如下的一点优势：n 高性能n 高集成度n 价格合理n 开发周期较短n 有利于在线编程以往，本系的03教研室通常采用的是该公司的FLEX 10K系列芯片，它的容量大小及其它特性一般均能满足设计要求，但也存在一些问题。比如，它和ROM配合使用，保密性不好；另外，由于ROM具有一次性编程特性，一旦设计有误，则该ROM报废，况且烧写ROM还需要专门的编程器。这些特点都会使设计者担当一定的风险，与现在流行的在系统可编程技术不能相比。同时，它的操作电压较高，无法满足目前的低功耗要求。为了解决上述问题，我们此次尝试换用Cyclone系列芯片。该芯片是Altera公司于去年年底推出的新一代中等密度的FPGA，它不仅功能强大（支持许多新特性，如锁相环、Nios嵌入式微处理器等），而且价格极低，是那些要求开发周期短、追求性价比的电子设计人员的理想选择。1.3.作者所做工作作者所做的主要工作是对Cyclone系列芯片的结构进行系统的分析和描述，包括：LABs、LEs、多通道互连、嵌入式存储器、全局时钟网络和PLLs，以及I/O结构。同时，作者还对Cyclone系列芯片的配置方法进行了介绍，包括：主动串行配置方案、被动串行配置方案和基于JTAG的配置方案；重点讲解了成本低廉的主动串行配置方案。最后，作者使用Protel 99SE和Quartus II开发软件以及VHDL硬件描述语言实现了一个基于Cyclone FPGA的简单应用设计了一个。1.4.论文结构安排论文的各章节安排如下：第一章 绪论。对论文的研究背景、课题意义及研究内容进行了简要介绍。 第二章 Cyclone系列芯片的结构分析。第三章 Cyclone系列芯片的主动串行配置方法。第四章 Protel 99SE和Quartus II软件简介。第五章 基于Cyclone系列芯片的简单应用。重点讲解了一个四位全加器的设计过程。第二章 Cyclone系列芯片的结构分析Cyclone现场可编程逻辑阵列芯片系列是一款低价格中等密度的FPGA，采用0.13m的全铜SRAM工艺，容量从2910个逻辑单元到20060个逻辑单元(LEs：Logic Elements)，1.5v内核。Cyclone的性价比较高，它提供用于时钟控制的锁相环（PLLs：Phase-Locked Loops），同时它还有一个专用的双倍数据传输率（DDR）接口用于满足DDR SDARM和FCRAM（fast cycle RAM）存储器的需要，Cylone器件支持多种I/O标准接口，包括数据传输率可达311Mbps的LVDS(Low Voltage Differential Signaling，低电压差分信号)和66 MHz/32 bits的PCI接口，同时还支持ASSP（Application-specific Standard Products）和ASIC（Application-specific Integrated Circuit）器件。Altera也提供了一种新式的低价格的串行配置器件用于配置Cyclone芯片。2.1.概述2.1.1.Cyclone主要特性n 2910到20060个LEs；n 高达294912 RAM bits（36864 bytes）；n 其主动串行配置方案价格低廉；n 支持LVTTL，LVCMOS，SSTL-2和SSTL-3 I/O标准；n 支持66 MHz/32 bits的PCI标准；n 支持低速的（311Mbps）LVDS I/O标准；n 器件最多拥有两个锁相环，可提供时钟加速与相位转移功能；n 每个LAB（LAB：Logic Array Block）行可拥有8条全局时钟线，其中6个时钟资源可用；n 支持外部存储器，包括DDR SDRAM（133MHz）,FCRAM和单倍数据传输率（SDR）SDRAM；n 支持多种IP核，包括Altera MegaCore功能和AMPP（Altera Megafunction Partner Program）宏函数功能；n 采用QFP (包括TQFP：thin quad flat pack或PQFP：plastic quad flat pack)和Fineline BGA两种封装形式。Cyclone芯片各项参数与指标如表2.1所示。表2.1 Cyclone 器件特征描述特征EP1C3EP1C4EP1C6EP1C12EP1C20逻辑单元个数2910400059801206020060M4K RAM块数1317205264总RAM位数599047833692160239616294912锁相环个数12222封装形式TQFPFBGATQFP,PQFP,FPGAPQFP,FPGAFPGA最大用户I/O管脚数1043011852493012.1.2.功能描述Cyclone是一个基于行列二维体系结构的芯片。速度可变的行列互连为LABs和嵌入式存储块之间提供了信号互连。器件内的逻辑阵列是由LABs组成的，每个LAB包含十个LEs，每个LE是一个小的逻辑单元，它有效地实现了用户逻辑功能。LABs在器件中被分成多个行列组。Cyclone器件的LE个数从2910到20060个不等。M4K RAM块是一种具有4K bits（加上奇偶校验位共4608 bits）的双端口存储块，这些存储块提供专用的真正的双端口存储器、简单的双端口存储器，以及性能可达36 bits宽/200MHz的单端口存储器。这些块在器件内以列的形式置于某些LABs之间。Cyclone器件提供从60到288 Kbits的嵌入式RAM。每个Cyclone器件的I/O管脚前端均有一个位于LABs行尾或列尾的I/O单元（IOE：I/O Element）。I/O管脚支持多种I/O标准，例如66 MHz/32 bits的PCI标准和速率可达311 Mbps的LVDS I/O标准。每一个IOE包括一个双向的I/O缓冲器和三个寄存器（用于寄存输入、输出和输出使能信号）。双效的DQS、DQ、DM管脚以及延迟链（用于相位调整的DDR信号）为外部存储器件提供了接口支持。Cyclone提供一个全局时钟网络，且最多可达两个PLLs。这个全局时钟网络是由八条全局时钟线组成，用于为器件内的所有资源提供时钟，这些资源包括IOEs、LEs和存储块等。这些全局时钟线也可被用做控制信号。Cyclone的PLLs为普通时钟控制提供了时钟加速和相位转移，同时还支持高速的差分I/O的外部输出。表2.2列出了不同Cyclone器件中的各种资源数目。 表2.2 Cyclone器件的资源列表器件M4K RAMPLLs的个数LABs的列数LABs的行数列数块数EP1C311312413EP1C411722617EP1C612023220EP1C1225224826EP1C2026426432图2.1显示的是Cyclone EP1C12器件的平面图。图2.1 Cyclone EP1C12器件的结构图2.2.逻辑阵列块（LAB）每个LAB包含十个LEs，LE进位链，LAB控制信号，一个局部互连，查找表（LUT：Look-up Table）链和寄存器链路。在同一个LAB内，LEs间的通信由局部互连来实现。在同一个LAB内，LUT链把一个LE查找表的输出快速的连到相邻的LE上；寄存器链把一个LE寄存器的输出连到相邻的LE寄存器上。其具体的内部结构如图2.2所示。图2.2 Cyclone LAB结构图2.2.1. LAB互连LAB的局部互连能够驱动同一LAB中的LE，而LAB局部互连本身是由行列互连和同一LAB中的LE输出来驱动的。左右邻接的LABs，PLLs和M4K RAM块通过直接链路也能够驱动一个LAB的局部互连。直接链路提供了更高的性能和灵活性，大大减少了行列互连的使用。每一个LE通过快速局部互连和直接链路互连能够驱动三十个其他的LE。直接链路的结构如图2.3所示。图2.3 直接链路2.2.2.LAB控制信号每个LAB包含专用逻辑用来驱动LE的控制信号，这些控制信号包括两个时钟信号、两个时钟使能信号、两个异步清零信号、一个同步清零信号、一个异步重置/加载信号，一个同步加载信号以及加/减控制信号。这样，LAB每次最多能提供十个控制信号。虽然同步加载和清零信号一般用来实现计数器，但是它们也能被用于其他功能。每个LAB可使用两个时钟和两个时钟使能信号，并且每个时钟与其使能信号必须匹配使用。例如，在一个特定的LAB中，使用labclk1时钟信号的任何LE必会使用labclkena1作为其时钟使能信号。如果LAB同时使用一个时钟的上升延和下降延，那么它也会同时使用LAB-wide时钟信号。无效时钟使能信号将会使LAB-wide时钟失效。每个LAB能够使用两个异步清零信号和一个异步加载/重置信号。当异步加载数据输入置为高电平时，这个异步加载信号被当作一个重置信号来使用。利用LAB范围内的addnsub控制信号，单个LE能够实现一个一位的加法器和减法器，这不仅节省了LE资源还提高了诸如DSP相关器和带符号乘法器等逻辑功能的性能。LAB范围内的控制信号由LAB行时钟5.0和LAB局部互连组成。图2.4显示的是LAB控制信号产生电路。图2.4 LAB范围内的控制信号2.2.3.逻辑单元(LE)LE是Cyclone体系结构中最小的逻辑元件。每个LE包括一个四输入的LUT,它是一个能实现四个变量的任何操作的函数发生器；此外，每个LE还包括一个可编程的寄存器和具有进位选择功能的进位链。每个LE可驱动所有类型的互连：局部互连、行/列互连、LUT链、寄存器链和直接链路互连,如图2.5所示。图2.5 Cyclone的LE每个LE的可编程寄存器能够配置成D、T、JK或RS触发器，每个寄存器有数据、真正的异步装入数据、时钟、时钟使能、清零和异步装入/重置输入。全局信号、通用的I/O管脚或任意的内部逻辑都能驱动寄存器的时钟和清零控制信号；通用的I/O管脚或者内部逻辑能够驱动时钟使能、重置、异步加载和异步数据。异步加载数据输入来自于LE的data3输入。当用于组合功能时，LUT输出绕过寄存器直接通到LE的输出。每个LE有三个输出用于驱动局部和行/列布线资源，而LUT或者寄存器输出能够独立地驱动这三个输出。其中，两个LE输出用于驱动行/列和直接链路布线，另一个用于驱动局部的互连资源，这使得LUT在驱动一个输出的同时寄存器能够驱动另一个输出。这个特性称为寄存器打包（register packing），它使得器件能将寄存器和LUT用于两个独立的功能，从而提高了器件的利用率。另一个特殊的封装模式允许寄存器输出反馈回同一个LE的LUT，从而使得寄存器能够用它自己的扇出LUT来进行封装，这为器件适配的改进提供了另一种机制。2.2.4.LUT链和寄存器链除了这三个普通的布线输出外，LAB中的LE还包含LUT链和寄存器链输出。LUT链路允许同一个LAB中的LUTs级联在一起，用于高位宽的输入功能；寄存器链输出也允许在同一个LAB中的寄存器级联在一起。寄存器链输出允许一个LAB用LUTs实现简单的组合逻辑；同时,用寄存器实现一个独立的移位寄存器。这不仅加速了LABs间的连接，同时节省了局部互连资源。2.2.5.addnsub信号LE的动态加法器/减法器特性通过使用一组LEs实现加法器和减法器,这节省了逻辑资源，该特性由LAB范围内的控制信号addnsub来控制。这个addnsub信号驱动LAB实施AB或者AB操作。LUT用于计算加法；减法由加上被减数的补码来实现,即通过在LAB中将B的每一位进行取反，同时将carry-in置为1（相当于最低有效位加1）。LSB（the least significant bit：最低有效位）必须被放在LAB中的第一个LE中，在此处LAB范围内的 addnsub信号自动将carry-in置成1。2.2.6.LE的操作模式Cyclone的LE能够工作于下面的两种模式中：正常模式和动态算术模式，这两种模式对LE资源的使用情况存在差异。每种模式LE均含有八个输入四个来自LAB局部互连的数据输入，来自前一个LE的carry-in0和carry-in1，来自前一个LAB进位链的LAB carry-in，以及寄存器链路。这些输入被连到不同的目的地以实现所要求的逻辑函数。LAB范围内的信号为寄存器提供时钟，异步清零，异步重置/加载，同步清零，同步加载和时钟使能控制。这些LAB范围内的信号在所有LE模式中均存在，而addnsub控制信号仅在算术模式中可用。正常模式适合于一般的逻辑应用和组合函数；动态算术模式用于实现加法器，计数器，累加器和比较器时非常理想。2.2.7.进位选择链在动态算术模式下，进位选择链为LEs间提供了一种非常快速的进位选择函数，它使用冗余进位计算来提高进位函数的速度。LE被用于并行计算carry-in的输出。来自低次位的carry-in0和carry-in1信号通过并行进位链前馈到高次位，并供给LUT和进位链的下一部分。进位选择链可从LABs中的任一LE开始。2.2.8.清零/重置逻辑控制LAB范围内的信号用于控制寄存器清零和重置信号逻辑。LE直接支持一个异步清零和重置功能，寄存器通过将异步加载置为逻辑高电平达到重置的效果。Cyclone器件支持同步重置/异步加载和异步清零信号，如果两个信号同时被声明，则异步清零信号的优先级较高。每个LAB可支持两个清零信号和一个重置信号。除了清零和重置端口外，Cyclone器件还提供了一个重置管脚DEV_CLRn用于重置器件中的全部寄存器。在Quartus II软件编译前设置一个选项即可控制这个管脚，这个重置信号优先于所有其它的控制信号。2.3.多通道互连（MultiTrack Interconnect）在cyclone体系结构中，LEs，M4K存储块和器件I/O管脚之间的连接是由采用DirectDriveTM技术的多通道互连结构来提供的。多通道互连由不同速度的,连续的,性能最优的布线组成，这些布线用于设计块之间及内部的互连。Quartus II编译器会自动在较快的互连上放置关键设计路径来提高设计性能。专用的行互连用于给同一行中的逻辑阵列块，锁相环和M4K存储块传递信号。这些行资源包括：（1）逻辑阵列块和相邻块之间的直接链路互连；（2）穿越左或右四个块的R4互连。直接链路互连允许一个LAB或M4K存储块与其左右邻块的局部互连相接。一个PLL块仅有一面与直接互连和行互连相连。在不使用行互连资源的情况下，直接链路互连为相邻LAB之间提供了快速通信。R4互连横跨四个LAB，或者两个LAB与一个M4K LAB；这些资源在一个四LAB的区域被用作快速的行连接。每个LAB具有它自己的一套R4互连去驱动其左部或右部，图2.6显示了R4互连线路。R4互连在驱动M4K存储块，锁相环和行I/O元素的同时也能被它们所驱动。一个主LAB或其邻接的LAB能够驱动一个特定的R4互连。主LAB和其右边邻接的LAB用于驱动右部的R4互连；同理，主LAB和其左部邻接的LAB用于驱动左部的R4互连。R4互连通过驱动其它的R4互连来扩展它们所能驱动的LAB的范围。R4互连也能驱动用于连接上下各行的C4互连。图2.6 R4互连线路列互连与行互连类似，每一列LAB通过一个专用的列互连为LAB，M4K存储块和行、列I/O元素间垂直地传送信号。这些列资源包括：（1）在一个LAB中的LUT链互连；（2）在一个LAB中的寄存器链互连；（3）穿越上或下四个块的C4互连。在此不再赘述。2.4.嵌入式存储器Cyclone嵌入式存储器是由M4K存储块列组成的。EP1C3和EP1C6器件有一列M4K存储块；EP1C12和EP1C20器件有两列M4K存储块（参见表一）。M4K存储块能实现多种带奇偶校验或不带奇偶校验的存储器，包括真正的双端口RAM，简单的双端口RAM和单端口RAM，ROM和先入先出（FIFO）缓冲器。M4K块支持如下的特性：n 4608 RAM bits；n 200 MHz的性能；n 真正的双端口存储器；n 简单的双端口存储器；n 单端口存储器；n 字节使能；n 奇偶校验位；n 移位寄存器；n 先入先出（FIFO）缓存器；n ROM；n 混合时钟模式。2.4.1.存储模式M4K存储块包括用于写同步的输入寄存器和输出寄存器，从而可实现流水线设计，提高了系统性能。M4K存储块提供一个真正的双端口模式，用于支持任意组合的双端口操作：不同的时钟频率下的同时读，同时写，或者边读边写。图2.7显示的是真正的双端口存储器。图2.7 真正的双端口存储器结构图除了真正的双端口存储器外，M4K存储块还支持简单的双端口RAM和单端口RAM。简单双端口存储器支持同步的读和写，单端口存储器仅支持异步的读写。图2.8显示的是这两种不同的M4K RAM存储器端口结构图。（1）简单双端口存储器（2）单端口存储器图2.8 简单双端口和单端口存储器结构图双端口RAM结构的存储块允许对RAM的两个端口进行不同位宽的读写操作,例如,数据在以1模式写入存储块的A端口时可以以16模式从端口B读出。当存储器被配置为一个RAM或者ROM时，设计者能够使用一个初始化文件重新加载存储内容。2.4.2.支持奇偶校验位M4K块支持每个字节有一位奇偶校验位，奇偶校验位随同内部的LE逻辑能实现奇偶校验，用于检错以确保数据的完整性。2.4.3.支持移位寄存器设计者能够配置M4K存储块实现移位寄存器，用于DSP应用，如：伪随机数生成器，多通道过滤器，自相关和互相关功能。这些及其它DSP应用需要局部数据存储，这往往是用标准触发器来实现，这些触发器为了形成大容量移位寄存器会快速消耗大量逻辑元和线路资源。更高效的方案是使用嵌入式存储器作为移位寄存器块，它通过专用电路节省了逻辑元和线路资源，提供了一种高效的实现手段。移位寄存器的大小（wmn）是由输入数据的宽度（w），节拍长度（m）以及拍数（n）来决定的。一个移位寄存器其大小必须小于或等于M4K RAM块中的最大存储位数（4608 bits）。移位寄存器的输出总数（nw）必须小于M4K RAM块的最大数据宽度(36 bits)。多个存储块级联在一起可实现更大容量的移位寄存器。在时钟的下跳延，数据被写入所有的地址位；在时钟的上跳延，数据从这些地址处被读出。在一个时钟周期中，移位寄存器逻辑自动控制正相延和反相延的同步来移位数据。图2.9显示的是移位寄存器模式下的M4K存储块。图2.9 移位寄存器结构图2.4.4.存储器的配置大小存储器的地址深度和输出宽度可被配置为：40961，20482，10244，5128（或5129 bits），25616（25618 bits）和12832（或12836 bits）。在真正的双端口模式下不存在12832（或12836 bits）的配置方案。在双端口模式下允许有不同的读写宽度。当M4K RAM块被配置成一个移位寄存器块时，其大小可达4608 bits（wmn）。2.4.5.字节使能当写端口的数据宽度为16、18、32或36 bits时，支持字节写入。字节使能允许输入数据被屏蔽以使器件能够写入特定的字节，未写入的字节保留原写入值。具体可参见表2.3。表2.3 M4K块的字节使能byteena 3.0datain18datain360=18.08.01=117.917.92=126.183=135.272.4.6.独立时钟模式M4K存储块为真正的双端口存储器提供了时钟模式。在这种模式中，每个端口（A和B）拥有一个独立的时钟。Clock A控制端口A的所有寄存器；Clock B控制端口B的所有寄存器。每个端口也支持独立的时钟使能和异步清零信号，用于端口A和B的寄存器。2.4.7.输入/输出时钟模式真正的和简单的双端口模式支持输入/输出时钟模式。在任一端口（A或B）一个时钟用于控制所有的输入寄存器：数据输入，wren和地址寄存器；另一个时钟用于控制块数据输出寄存器。每个存储块端口（A或B）也支持独立的时钟使能和异步清零信号，用于输入和输出寄存器。2.4.8.读/写时钟模式M4K存储块为简单的双端口模式提供了读/写时钟模式，在这种模式下设计者能够使用两个时钟。写时钟用于控制该块的数据输入，wraddress和wren；读时钟用于控制数据输出，rdaddress和rden.。存储块支持独立的用于各个时钟的时钟使能信号和用于读和写的寄存器的异步清零信号。2.4.9.单端口模式：在不需要同步读写的情况下，M4K存储块还支持单端口模式。单个M4K存储块能够支持两个单端口模式RAM块，只要每个RAM块小于或等于2K bits即可。2.5.全局时钟网络和锁相环Cyclone器件提供一个全局时钟网络和最多两个锁相环用于完全的时钟管理。2.5.1.全局时钟网络四个专用的时钟管脚，（CLK3.0:左边两个，右边两个）用于驱动全局时钟网络，如图2.20所示。锁相环输出，LAB和双效时钟（DPCLK7.0）管脚也能驱动全局时钟网络。全局时钟网络的八条全局时钟线用于驱动整个器件，全局时钟网络能为器件内的所有资源（IOEs，LEs和存储块）提供时钟。全局时钟线也能被用作控制信号，如：时钟使能和同步/异步清零信号；或者用作DDR SDRAM或FCRAM接口的DQS信号。内部逻辑也能驱动全局时钟网络用于内部产生的全局时钟和异步清零、时钟使能或者其它高扇出的控制信号。图2.10显示了全局时钟网络的各种驱动源。注释：（1）100-pin TQFP封装的EP1C3器件有五个DPCLK管脚（DPCLK2，DPCLK3，DPCLK4，DPCLK6和DPCLK7）；（2）EP1C3器件只包含一个锁相环（PLL1）；（3）100-pin TQFP封装的EP1C3器件没有专用的时钟管脚CLK1和CLK3。图2.10 全局时钟网络各种驱动源2.5.2.双效时钟管脚除EP1C3器件外的所有Cyclone器件均含有八个双效时钟管脚DPCLK7.0（每个I/O排有两个）；100-pin TQFP封装的EP1C3有五个DPCLK管脚。这些双效管脚能够连到全局时钟网络（如图2.20）用作高扇出的控制信号诸如时钟、异步清零、重置和时钟使能信号；或用作协议控制信号诸如用于PCI的TRDY和IRDY信号；还可用作DQS信号，用于外部存储器接口。2.5.4.锁相环(PLLs)Cyclone PLLs通过支持时钟加速和相位转移及多种I/O输出，提供了多用途的时钟控制。