数字电路与逻辑设计第8章可编程逻辑器.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,Page,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第8章可编程逻辑器件,概述,8.1,可编程逻辑器件的基本结构,8.2,8.1概述,可编程逻辑器件是一种可由用户编程的大规模通用集成电路。目前，常用的PLD有可编程阵列逻辑、通用阵列逻辑、现场可编程门阵列和在系统可编程逻辑器件ISP-PLD四种。,用PLD进行逻辑设计，一般都有强大的标准设计软件工具支持，可以借助计算机进行设计，因此PLD与传统的中小规模集成电路相比，具有如下优点。,1.缩短设计周期，降低设计风险,在强大的开发软件支持下，应用计算机既可进行快速设计，极大地减少了设计周期，又可利用软件提供强大的仿真功能对设计进行仿真测试，及时发现问题，及时修改，提高了设计的可靠性，降低了设计风险。,3.降低了产品的总成本,缩短了开发周期，减少了设计时间。,减少了印刷电路板的面积和器件数量，因而简化了生产工艺，降低了生产成本。,修改和改进设计容易，加速了产品的更新换代。,8.2可编程逻辑器件的基本结构,8.2.1PLD的基本结构,8.2.2PLD的表示方法,8.2.2PLD的表示方法,8.2.1PLD的基本结构,8.2可编程逻辑器件的基本结构,图8-1PLD的基本结构,输入电路主要是将输入信号变换为互补信号，并被有选择地接到与阵列中的输入端，在与阵列输出端得到一组与项（乘积项），被有选择地加到相应或阵列的输入端，在或阵列输出端得到一组或项（和项），它为与或表达式，再加到输出电路上。,输出电路有多种方式，有些是组合逻辑输出，有些则是寄存器输出。总体上又可分为固定输出和组态可编程输出两类。,如果与阵列和或阵列都是可编程的，则称为全场可编程器件。如果只有一个与阵列（或为或阵列）可编程，则称为半场可编程器件。,8.2.2PLD的表示方法,由于PLD所用门电路输入端很多，用前面学习的门电路图形符号来表示PLD内部电路并不合适，所以，在分析PLD之前先介绍一下目前被广泛采用的逻辑表示法。,2.阵列交叉点的连接方式,PLD阵列交叉点的连接方式如图8-3所示。其中，图（a）表示永久性连接，又称为硬线连接或固定连接；图（b）表示编程连接，连接状态由编程决定，是可编程的；图（c）表示交叉二线没有任何连接，称为断开连接。,图8-3阵列交叉点的连接方式,(a)永久性连接;(b)可编程连接;(c)断开连接,3.与门和或门的逻辑表示,为了方便逻辑图的表达，PLD中与门和或门的逻辑表示如图84所示。其中，图（a）的逻辑函数表达式为Y=ABC；图（b）的逻辑函数表达式为Y=A+B+C。,图8-4与门和或门的逻辑表示,(a)与门表示法；(b)或门表示法,8.3可编程阵列逻辑(PAL),8.3.1PAL的基本结构,8.3.2PAL的输出和反馈结构,8.3.1PAL的基本结构,PAL是采用熔丝工艺制造的一次性可编程逻辑器件，它主要由可编程的与阵列、不可编程的或阵列和输出电路组成，如图8-6(a)所示。,图8-6PAL的基本结构,（a）编程前的内部结构；(b)编程后的内部结构,编程后的PAL电路结构如图8-6(b)所示，由该图可得输出逻辑函数为：,Y,2,=AB+AB,Y,1,=ABC+A B,Y,0,=B C+BC,8.3.2PAL的输出和反馈结构,1.专用输出结构,如图8-7所示为PAL的专用输出结构，这是一种简单的与或结构，又称为基本组合输出结构，它的输出由输入决定，仅适用于设计组合逻辑电路。不加反相器时，或门输出为高电平有效；若在或门输出端加一个反相器，输出为低电平有效。,图,8-8,可编程输入输出结构,图8-7专用输出结构,当使能控制信号为高电平时，I/O端为输出端，输出信号的同时也经反馈缓冲器把输出信号反馈到与阵列的输入端，因此可实现时序逻辑设计。,当使能控制信号为低电平时，输出三态门为高阻态，此时I/O端为输入端，外部输入信号通过反馈缓冲器输入到与阵列输入端。,3.寄存器输出结构,如图8-9所示为PAL的寄存器输出结构。,图8-9寄存器输出结构,它在输出缓冲器和或门之间增加了一个D触发器，且由外部时钟信号CP统一触发。,在CP上升沿作用下，或门输出信号存入D触发器，Q端信号通过反馈缓冲器反馈到与阵列输入端，故可方便地构成同步时序逻辑电路。,输出三态门的使能端由外部信号OE统一控制，在OE有效时，三态输出缓冲器开通，D触发器Q端的信号通过它反相后送到I/O端输出，可实现同步输出方式。,5.算术选通反馈结构,如图8-11所示为PAL的算术选通反馈结构。它在异或-寄存器输出结构的反馈通道中加入了反馈选通电路，可以对D触发器的输出Q和输入信号A进行逻辑加运算，并把结果送到与阵列输入端，而使逻辑设计更加灵活。,图8-11算术选通反馈结构,PAL的不同输出结构派生出许多性能、功能各异的器件，每种PAL器件的性能、功能也不同，它们都可由器件的命名表示出来。如图8-12所示为PAL器件的命名方法。,图8-12PAL器件的命名图如图,8.4通用阵列逻辑(GAL),8.4.1GAL的总体结构,8.4.2GAL的输出逻辑宏单元(OLMC),GAL器件的基本结构与PAL器件相同，与阵列可编程，或阵列固定，但它和PAL器件又不同。,首先，GAL是EEPROM工艺，可进行多次编程，因此具有可改写性，从而降低了设计风险；而PAL则采用熔丝工艺，一旦编程后便不能修改。,其次，GAL的输出电路结构完全不同于PAL，它的每个输出端都对应一个输出逻辑宏单元。,在OLMC中包含了或门、寄存器和可编程的控制电路，通过对OLMC进行编程，可组态出多种不同的输出结构，几乎涵盖了PAL的各种输出结构。,因此，GAL器件的功能更强大，使设计更灵活，器件的选择也更方便，增强了器件的通用性。,8.4.1GAL的总体结构,如图8-14所示为GAL器件GAL16V8的逻辑图，它由与阵列、输出逻辑宏单元、输入缓冲器、反馈缓冲器和三态输出缓冲器组成，或阵列包含在输出逻辑宏单元中。,GAL16V8有16个输入引脚，8个输出引脚。,图8-14GAL16V8的逻辑图,8.4.2GAL的输出逻辑宏单元(OLMC),1.输出逻辑宏单元,如图8-15所示为输出逻辑宏单元的原理框图，它主要由8输入或门、D触发器、数据选择器和控制门电路组成。各部分的作用如下。,（1）8输入或门。,或门的每个输入来自与阵列中的一个与门输出的与项（乘积项），因此或门的输出为输入与项之和，P,1,为与阵列输出的第1与项。,图8-15OLMC的原理图,（2）D触发器。,D触发器为时序逻辑电路的寄存器单元，其驱动信号来自异或门的输出，用以存放异或门的输出信号。,（3）4个数据选择器的组态。,乘积项数据选择器PTMUX。又称乘积项多路开关，为2选1数据选择器，它主要用于选择第1与项P,1,作为8输入或门的输入信号。,当G,1,的输出PT=AC,0,AC,1(n),=1时，PTMUX选择第1与项作为或门的输入信号；当PT=0时，PTMUX输出B=0，第1与项不能作为或门的输入信号。,三态数据选择器TSMUX。又称三态多路开关，为4选1数据选择器，它主要用于选择三态输出缓冲器的使能信号，控制它的工作状态。TSMUX的功能见表8-1。,表8-1TSMUX的功能和输出三态门状态表,由表8-1可看出：当AC,0,、AC,1(n),为00时，TSMUX输出V,CC,，三态输出缓冲器处于工作状态；当AC,0,、AC,1(n),为01时，TSMUX输出0，输出处于高阻状态；当AC,0,、AC,1(n),为10时，三态输出缓冲器受外部输入信号OE控制；当AC,0,、AC,1(n),为11时，三态输出缓冲器受第1与项P,1,控制。,反馈数据选择器FMUX。,又称反馈多路开关，为4选l数据选择器，它主要用于选择不同来源的输入信号反馈到与阵列的输入端。FMUX的输入信号有4个来源：,a.来自D触发器的Q端。,b.来自本级的I/O端。,c.来自OLMC相邻m单元的输出。,d.输入低电平0（地）。,FMUX的功能见表8-2。在图8-15 FMUX中的10-或0-1中的“-”是指任意值，在表中用“”表示，当AC,0,、AC,1(n),、AC,1(m),为000或010时，FMUX输出0；当为100或101时，FMUX输出Q等。,表8-2FMUX的功能表,输出数据选择器OMUX。,又称输出多路开关，为2选1数据选择器，它主要用于控制输出是组合输出还是寄存器输出。,G,2,输出OM=AC,0,+AC,1(n),当OM=0时，OMUX选择异或门输出送到三态输出缓冲器的输入端，这时为组合输出方式；当OM=1时，OMUX选择Q送到三态输出缓冲器的输入端，这时为寄存器输出方式。,(4)异或门G3。,异或门用于控制OLMC输出信号的极性。当XOR,(n),=0时，D=BXOR,（n）,=B，输出为或门输出的原变量；当XOR,（n）,=1时，D=BXOR,（n）,=B,输出为或门输出的反变量。因此，利用XOR,（n）,的取值不同，使GAL器件的OLMC输出极性可以编程。XOR,（n）,为输出极性控制字。,（5）与非门G,1,和或非门G,2,。控制字AC,0,、AC,1（n）,通过G,1,和G,2,两个门电路实现不同的控制组合。,2.GAL16V8的结构控制字,对OLMC进行编程可构造出不同的输出结构，这是通过设置结构控制字寄存器来实现的。,（1）结构控制字寄存器。,图8-16所示为GAL16V8的结构控制字寄存器，它有82位，其中64位用于控制与阵列中的64个与门，其余18位用于控制8个OLMC。,图8-16GAL16V8的结构控制字的组成,同步位SYN,只有1位，8个OLMC共用，用于控制OLMC为组合逻辑电路还是时序逻辑电路。若SYN=1，D触发器不工作，OLMC为组合逻辑电路；若SYN=0，D触发器工作，OLMC为时序逻辑电路。只要有OLMC用到D触发器，SYN就必须为0。,极性控制位XOR,（n）,共有8位，每个OLMC为1位，用于控制各个OLMC的输出极性。,结构控制位AC,0,、AC,1(n),AC,0,为1位，8个OLMC共用；AC,1(n),为8位，每个OLMC有1位。AC,0,、AC,1(n),与SYN配合使用，实现控制输出逻辑宏单元的输出组态。,（2）OLMC的5种输出组态,表8-3列出了结构控制字寄存器设置OLMC 5种组态的对应关系，表中也同时列出了4个数据选择器对应的输出信号。,表8-3OLMC的5种输出组态,图8-17所示为对应OLMC的5种输出结构的等效逻辑图。,图8-17OLMC的5种输出结构等效图,(a)寄存器输出；(b)时序电路组合输出；,(c)专用组合输出；(d)组合双向I/O；(e)专用组合输入,结构控制字寄存器的设置不是独立由人工设置的，而是在应用软件开发系统进行逻辑设计时，由软件开发系统自动完成的。只要用户的逻辑设计是正确的，符合开发系统软件的设计规范，系统在对源文件进行编译、器件选配时，将自动设置结构控制字寄存器，而不需人工干预。,8.5现场可编程门阵列(FPGA),8.5.1FPGA的基本结构,8.5.2FPGA的模块功能,8.5.3FPGA的数据装载,现场可编程门阵列和前面讨论的PAL和GAL不同，不再是与或阵列结构，而是另一类可编程逻辑器件，它主要由许多规模较小的可编程逻辑块(CLB)排成的阵列和可编程输入输出模块(IOB)组成，因此集成度更高。,在设计数字系统时，它的通用性更好，使用更加方便灵活，芯片内资源利用率高。目前FPGA已成为广泛应用的可编程器件之一。,8.5.1FPGA的基本结构,如图8-18所示为FPGA的结构框图，它主要由可编程输入输出模块（IOB）、可编程逻辑模块（CLB）和可编程互联资源（PIR）三种可编程逻辑部件和存放编程数据的静态存储器SRAM组成。,IOB分布在集成芯片的四周，它是内部逻辑电路和芯片外引脚之间的编程接口。CLB分布在集成芯片的中间，通过编程可实现组合逻辑电路和时序逻辑电路。,图8-18FPGA的结构框图图8-19CLB原理框图,PIR提供了丰富的连线资源，包括纵横网状金属导线、可编程开关和可编程连接点等部分，主要用以实现CLB之间、CLB与IOB之间的连接。,PIR有三种连接方式：通用互联方式、直接互联方式和长线方式，通过编程控制可完成多个CLB、IOB的相互连接。,SRAM主要用以存放内部IOB、CLB及互联开关的编程数据。断电后，SRAM中存放的数据会全部丢失。因此，每次通电时，存放数据的EPROM通过时序逻辑电路自动给SRAM重新装载编程数据。,8.5.2FPGA的模块功能,1.可编程逻辑模块(CLB),如图8-19所示为XC2000系列FPGA的CLB原理框图，它由可编程组合逻辑块、触发器和数据选择器组成，有A、B、C、D四个输入端、一个时钟端CLK和X、Y两个输出端。,通过对组合逻辑块编程，可产生3种不同的组态，分别可以实现4输入单输出逻辑函数、3输入/2输出逻辑函数和3输入/2选1输出逻辑函数。,3种电路组态如图8-20所示。CLB中的触发器具有3种不同的时钟信号，可供编程选择。触发器的置位和清除信号也有两种，通过编程加以取舍。这种构造为逻辑设计提供了很大的灵活性。,图8-20CLB中组合逻辑块的3种组态,(a)4输入单输出；(b)3输入2输出；(c)3输入2选1输出,2.可编程输入输出模块(IOB),如图8-21所示为XC2000系列FPGA器件的IOB电路框图，它分布在FPGA芯片的四周，是信号输入输出的接口。,它由三态输出缓冲器G,1,、输入缓冲器G,2,、D触发器和两个数据选择器MUX1、MUX2组成，当IOB被编程作为输入端时，它有异步输入和同步输入两种方式。,图8-21IOB电路框图,数据选择器MUX1为三态输出缓冲器G,1,提供使能控制信号。当MUX1输出OE0时，G,1,使能控制有效，IOB工作在输出状态，信号通过G,1,输出。当MUX1输出OE1时，则G,1,被禁止。,数据选择器MUX2用于输入方式选择。当MUX2选择由缓冲器G,2,输入时，则外部输入信号经G,2,、MUX2直接输入到FPGA内部，形成异步输入。当MUX2选择由触发器的Q端输入时，则形成同步输入，同步信号为外部时钟信号I/O CLK。,8.5.3FPGA的数据装载,FPGA器件的编程是把编程数据装入芯片中的SRAM单元，再由SRAM控制各编程连接点的连接状态。因此它不像PAL、GAL那样一次编程后，数据可永久保持，而是在系统断电后，装载到FPGA里的数据会全部丢失。,因此需要一片EPROM来存放编程数据，在系统开机通电后，由系统自动对FPGA重新装载数据。,如图8-22所示为FPGA与存储器EPROM配合的原理图，图中存储器EPROM中已经存放了对FPGA编程的数据文件，在系统接通电源后，FPGA自带振荡器工作，产生时钟信号，同时内部复位电路被触发，使LDC输出低电平，使EPROM处于工作状态，电路自动执行装载数据操作。,数据装载完毕后，标志位D/P由0变为1，此时FPGA进入用户逻辑状态，所有的地址端(A,0,A,10,)和数据端(D,0,D,7,)都为用户I/O口，LDC和M2也成为用户I/O口，M,0,、M,1,为输入端口。,图8-22FPGA装载原理图,FPGA的数据加载模式主要有以下几种。,1.PS模式,PS模式，即被动串行加载模式。此模式适合于逻辑规模较小、对加载速度要求不高的FPGA加载场合。在此模式下，所需的配置时钟信号CCLK由FPGA外部时钟源或外部控制信号提供。另外，PS模式需要外部微控制器的支持。,2.AS模式,AS模式，即主动串行加载模式。在AS模式下，FPGA主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号CCLK由FPGA内部提供。,3.PP模式,PP模式，即被动并行加载模式。此模式适合于逻辑规模较大、对加载速度要求较高的FPGA加载场合。在此模式下，外部设备通过8bit并行数据线对FPGA进行逻辑加载，CCLK信号由外部提供。,4.BS模式,BS模式，即边界扫描加载模式。也就是我们通常所说的JTAG加载模式。,8.6在系统可编程逻辑器件（ISP-PLD）,8.6.1,8.6.2,8.6.3,低密度在,系统可编程逻辑器件,高密度在,系统可编程逻辑器件,可编程器件的应用设计简介,8.6.1低密度在系统可编程逻辑器件,低密度在系统可编程逻辑器件有ISP-GAL等，它是在GAL器件中集成了编程所需要的高电压脉冲发生电路和编程控制电路而形成的一类ISP-PLD,其基本结构和逻辑功能都和GAL器件一样。,如图8-23所示为ispGAL16V8的逻辑框图，它的1号引脚和310号引脚与GAL16V8(见图814)的19号引脚相对应，为输入引脚；13号引脚和1522号引脚与GAL16V8的1119号引脚相对应，为I/O引脚。,图8-23ispGAL16V8逻辑框图,而新增加的4个引脚DCLK（2脚）、SDI（11脚）、SDO（14脚）和MODE（23脚）为编程控制引脚。,其中DCLK为编程控制时钟，SDI为编程数据串行输入端，SDO为用于进行校验的数据串行输出端，MODE为工作方式控制端，它和SDI一起决定芯片的工作状态。,当MODE=1、SDI=0时，芯片处于用户逻辑状态，即正常工作状态；当MODE=1、SDI=1时，芯片处于诊断状态，此时在DCLK作用下，可以从SDO端串行读出OLMC中寄存器的数据，也可以在SDI端向OLMC中的寄存器串行写入新的数据，实现寄存器的预置。,当MODE=0时，芯片处于编程状态，此时除4个编程控制引脚外，其余的各引脚都被置为高阻态，使芯片与外部电路隔离。编程数据在DCLK时钟作用下，由SDI端串行写入芯片，同时可以从SDO端输出，进行编程校验。,8.6.2高密度在系统可编程逻辑器件,高密度在系统可编程器件又称为复杂在系统可编程逻辑器件(ISP-CPLD)，这种器件在结构上比ISP-GAL有很大的改进，使芯片性能更完善，功能更强大，可用于构造复杂的单片专用数字系统。,ISP-LSI1016是Lattice公司生产的ISP-LSI1000系列中的一种，它的集成密度为等效2000门，共有44个引脚，结框图如图8-24所示。,它由两个宏块、一个全局布线区和一个时钟分配网络组成。在ISP-LSI1016中，信号的大致流向是：由I/O引脚输入信号，经16位数据输入总线进入全局布线区，再由全局布线区通过编程选择流向任一个GLB。,GLB的输出信号一方面经输出布线区通过编程选择与任一个I/O单元连接产生输出，同时又可通过对IO单元编程，使输出信号经16位数据总线反馈到全局布线区。,图8-24ISP-LSI1016结构框图,2.宏块的结构,如图8-25所示为宏块的结构图，它主要由8个通用逻辑块（GLB）、一个输出布线区（ORP）、一个16位数据输入总线和16个I/O单元组成。,图8-25宏块的结构图,（1）通用逻辑块(GLB),如图8-26所示为GLB的结构框图，它类似于GAL，由门阵列和输出逻辑宏单元等部分组成，通过对输出逻辑宏单元编程，可构造多种不同的输出组态。,图8-26GLB的结构框图,如图8-27所示为GLB的标准组态模式电路结构。,由图可看出，GLB的独特之处是它构造了一个可编程的乘积项共享阵列，通过对乘积项共享阵列编程，可以把原本按4、4、5、7个乘积项的或输出组合成任意一个乘积项的或输出，从而打破了与或逻辑函数中乘积项的数量限制，使与或逻辑函数最多可达到20个乘积项。,图8-27GLB的标准组态模式电路结构,（2）输入输出单元(IOC),宏块中的输入输出单元的结构如图8-28所示，它具有输入、输出和双向I/O三种工作模式，每一种模式又具有多种不同的方式，可以通过对I/O单元编程进行选择和控制。,图8-28I/O单元结构图,图中数据选择器MUX1用于选择I/O单元的三种模式：,当选择码为00时，MUX1输出1，输出三态缓冲器处于使能状态，此时I/O单元为输出模式；,当选择码为11时，MUX1输出0，输出三态缓冲器处于禁止状态，此时I/O单元为输入模式；,当选择码为01或10时，MUX1的输出由输出使能乘积项OE控制，以决定I/O单元为输入模式或为输出模式，此时I/O单元为双向I/O模式。,这里的OE是8个GLB中的第19号乘积项，经8选1数据选择器OEMUX选择输出作为OE信号。产生OE信号的原理框图如图8-29所示。,图8-29OE信号的生成原理框图,当I/O单元的工作模式确定后，由数据选择器MUX2、MUX3控制输出方式；MUX4控制输入方式；MUX5、MUX6则对I/O单元的时钟信号加以选择，并控制时钟信号的极性。,如图8-30所示为I/O单元的三种工作模式对应的不同工作方式。,图8-30I/O单元的三种工作模式,（a）输入模式;(b)输出模式；(c)双向I/O模式,ISP-LSI1016E共有44个引脚，其中有32个I/O引脚、4个专用输入引脚、3个时钟引脚(Y0、Y1、Y2)，1个专用编程控制引脚ispEN和4个电源引脚，如图8-31所示。,这些引脚中有4个功能引脚和编程引脚复用，它们分别是SDI/IN0，SDO/IN1，SCLK/Y2，MODE/IN2。,图8-31ISP-LSI1016E引脚排列图,当ispEN0时，芯片处于编程状态，这4个引脚为编程引脚，分别为编程数据串行输入脚（SDI）、数据串行输出脚（SDO，用于校验）、编程时钟输入脚（SCLK）和工作状态选择输入脚（MODE）。,芯片工作状态的选择由MODE和SDI共同作用，类似于ISP-GAL。,在芯片处于编程状态时，其他引脚被置为高阻隔离态。当ispEN1时，芯片处于用户逻辑状态，即正常工作状态，此时4个复用引脚为功能引脚，分别为IN0、IN1、Y2和IN2。,另外，还有一个功能复用引脚Y1/RESET，它可用于时钟输入，也可用于系统复位。默认状态为系统复位端，若要用于时钟输入，则必须通过编译器控制参数加以定义。,8.6.3可编程器件的应用设计简介,应用可编程逻辑器件设计数字电路，必须有相应的硬件工具和开发软件的支持。对于EPROM、PAL、GAL等低密度可编程逻辑器件，需要专用的硬件编程器完成对器件的编程，对于在系统可编程器件则不需用专用编程器。但两者都要求有相应的开发软件支持。,由计算机、PLD开发软件和编程器可构造最基本的PLD开发系统。PLD器件的开发流程如图8-32所示。,图8-32PLD器件开发流程图,这一过程可简要概述为：首先分析设计题目，确定设计要求，然后选定器件，编写设计源文件，再对设计源文件进行编译、仿真、测试，结果正确无误后，生成器件的编程文件，通过编程器或下载电缆（对于在系统编程）实现对器件的编程，完成设计工作。,这其中最重要的是编写设计源文件，它是设计者知识、能力、智慧的体现，是设计者脑力劳动的成果。其余过程基本上都可以借助计算机完成。,1.可编程逻辑器件(PLD)，是由与阵列、或阵列和输入输出电路组成的。与阵列用于产生逻辑函数的乘积项，或阵列用于获得积之和，因此，从原理上讲，可编程逻辑器件可以实现一切复杂的组合逻辑函数。,本章小结,2.可编程逻辑器件根据可编程部位不同，分为半场可编程和全场可编程逻辑器件。,全场可编程逻辑器件由于技术复杂，价格昂贵，加上编程软件不够成熟，因此使用很少。,半场可编程逻辑器件简单、经济，编程软件丰富且成熟，故发展很快，应用广泛，PAL和GAL均是半场可编程逻辑器件。,3.采用E2PROM工艺制造的可编程逻辑器件为可重复编程的可编程逻辑器件，如GAL、ISP-PLD系列器件等。PAL和GAL器件都需要专用编程器对芯片编程。,4.PAL器件的输出为固定输出，因输出结构的不同，PAL具有多种不同型号的器件供用户选用，而GAL的输出为一个可编程组态的输出逻辑宏单元OLMC，对OLMC编程，可实现多种常用的输出结构，因而GAL的型号少，但能替代几乎所有的PAL器件。,5.现场可编程门阵列（FPGA）是另一类超大规模在系统可编程逻辑器件，它主要由较小的可编程逻辑块（CLB）排列成的阵列、可编程输入输出块（IOB）以及分布式可编程互联资源（PIR）组成。,的编程数据装在芯片内部的SRAM中，由SRAM控制芯片的逻辑功能。,6.在系统可编程逻辑器件(ISP-PLD)提供了简单易行的编程方法，而无需专用的编程器，编程后的数据可永久保存。,它可在用户板上对器件编程，因而为产品的改进、升级换代提供了方便，也为维护工作带来了便利。又由于它集成密度高、工作速度快、性能稳定可靠、编程软件先进、设计周期短等一系列优点,