数字电路与逻辑设计第六章.ppt

第 六 章,第六章 异步时序逻辑电路,异步时序逻辑电路,本章知识要点：,异步时序电路的特点与类型,;,脉冲异步时序逻辑电路的分析与设计,;,电平异步时序逻辑电路的分析与设计,.,重点讨论电平异步时序逻辑电路。,第六章 异步时序逻辑电路,在同步时序逻辑电路中，各触发器的时钟控制端与统一的时钟脉冲,(,简称,CP),相连接，仅当时钟脉冲作用时，电路状态才能发生变化。,第六章 异步时序逻辑电路,异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。,根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为,脉冲异步时序逻辑电路,和,电平异步时序逻辑电路,两种类型。,两类电路均有,Mealy,型和,Moore,型两种结构模型。,6.1.1,概述,一结 构,脉冲异步时序电路的一般结构如下图所示。,图中，存储电路可由时钟控制触发器或非时钟控制触发器组成。,6.1,脉冲异步时序逻辑电路,第六章 异步时序逻辑电路,二,.,输入信号的形式与约束,1.,输入信号为脉冲信号,;,2.,输入脉冲的宽度必须保证触发器可靠翻转,;,3.,输入脉冲的间隔必须保证前一个脉冲引起的电路响,应完全结束后，后一个脉冲才能到来,;,4.,不允许两个或两个以上输入端同时出现脉冲。,理由,:,因为客观上两个或两个以上脉冲是不可能准确地,“,同时,”,的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差可能导致电路产生错误的状态转移。,第六章 异步时序逻辑电路,为什么？,为什么？,由于不允许两个或两个以上输入端同时出现脉冲,并且输入端无脉冲出现时，电路状态不会发生变化。因此，,对,n,个输入端的电路，其一位输入只允许出现,n+1,种取值组合，其中有效输入种取值组合为,n,种。,第六章 异步时序逻辑电路,即：对,n,个输入的电路，只需考虑各自单独出现脉冲的,n,种情况，而不像同步时序逻辑电路中那样需要考虑,2,n,种情况。,例如,:,假定电路有,x,1,、,x,2,和,x,3,共,3,个输入，并用取值,1,表示有脉冲出现，则一位输入允许的,输入取值组合只有,000,、,001,、,010,、,100,共,4,种，,其中有效输入取值组合只有后面,3,种情况。,6.1.2,脉冲异步时序逻辑电路的分析,一,.,分析方法与步骤,注意两点：,第六章 异步时序逻辑电路,1.,分析方法,分析方法与同步时序逻辑电路大致相同。分析过程中同样采用状态表、状态图、时间图等作为工具。,当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作为激励函数处理。,仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。,根据对输入的约束，分析时可以排除两个或两个以上输入端同时出现脉冲以及输入端无脉冲出现情况。,据此，可使状态图和状态表简化。,(4),用文字描述电路的逻辑功能。,（必要时画出时间图）,2.,分析步骤,(1),写出电路的输出函数和激励函数表达式；,(2),列出电路次态真值表或次态方程组；,(3),作出状态表和状态图；,第六章 异步时序逻辑电路,二,.,分析举例,例,1,分析下图所示脉冲异步时序逻辑电路，指出该电路功能。,第六章 异步时序逻辑电路,写出输出函数和激励函数表达式,Z=xy,2,y,1,J,2,=K,2,=1,；,C,2,=y,1,J,1,=K,1,=1,；,C,1,=x,解,:,该电路由两个,J-K,触发器和一个与门组成，有一个输入端,x,和一个输出端,Z,，输出是输入和状态的函数，属于,Mealy,型脉冲异步时序电路。,第六章 异步时序逻辑电路,列出电路次态真值表,J-K,触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端,C,1,、,C,2,何时有负跳变产生，,在次态真值表中用,“,”,表示下跳。仅当时钟端有,“,”,出现时，相应触发器状态才能发生变化，否则状态不变。,根据激励函数（,J,2,=K,2,=1,；,C,2,=y,1,；,J,1,=K,1,=1,；,C,1,=x,）和,JK,触发器功能表，可列出该电路的次态真值表如下表所示。,第六章 异步时序逻辑电路,输入,现态,激励函数,次态,x,y,2,y,1,J,2,K,2,C,2,J,1,K,1,C,1,y,2,n+1,y,1,n+1,1,1,1,1,0 0,0 1,1 0,1 1,1 1 1 1 ,1 1 1 1 ,1 1 1 1 ,1 1 1 1 ,0 1,1 0,1 1,0 0,J K,Q,n+1,0 0,0 1,1 0,1 1,Q,0,1,作出状态表和状态图,根据次态真值表和输出函数表达式（,Z=xy,2,y,1,），可作出该电路的状态表和状态图如下。,第六章 异步时序逻辑电路,现态,y,2,y,1,次态,y,2,n+1,y,1,n+1,/,输出,Z,x=1,00,01,10,11,0 1/0,1 0/0,1 1/0,0 0/1,画出时间图并说明电路逻辑功能。,为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图画出该电路的时间图如下图所示。,由状态图和时间图可知，该电路是一个,模,4,加,1,计数器，,当收到第四个输入脉冲时，电路产生一个进位输出脉冲。,动画演示,第六章 异步时序逻辑电路,例,2,分析下图所示脉冲异步时序逻辑电路。,第六章 异步时序逻辑电路,解：,该电路的存储电路部分由两个与非门构成的基本,R-S,触发器组成。电路有三个输入端,x,1,、,x,2,和,x,3,，一个输出端,Z,，输出,Z,是状态变量的函数，属于,Moore,型脉冲异步时序电路。,写出输出函数和激励函数表达式,第六章 异步时序逻辑电路,列出电路次态真值表,根据激励函数表达式和,R-S,触发器的功能表，可列出次态真值表如下。,R S,Q,n+1,0 0,d,0 1,0,1 0,1,1 1,Q,第六章 异步时序逻辑电路,输入,x,1,x,2,x,3,现态,y,2,y,1,激励函数,R,2,S,2,R,1,S,1,次态,y,2,n+1,y,1,n+1,1,0 0,1,0 0,1,0 0,1,0 0,0,1,0,0,1,0,0,1,0,0,1,0,0 0,1,0 0,1,0 0,1,0 0,1,0 0,0 1,1 0,1 1,0 0,0 1,1 0,1 1,0 0,0 1,1 0,1 1,1 0 0 1,1 0 0 1,1 0 0 1,1 0 0 1,1 1 1 1,0 1 0 1,1 1 1 0,0 1 0 1,0 1 0 1,0 1 0 1,0 1 1 1,0 1 1 1,1 0,1 0,1 0,1 0,0 0,0 0,1 1,0 0,0 0,0 0,0 0,0 1,作出状态表和状态图,根据次态真值表和电路输出函数表达式，可作出该电路的状态表如下表所示，状态图如下图所示。,动画演示,第六章 异步时序逻辑电路,现态,y,2,y,1,次态,y,2,n+1,y,1,n+1,输出,Z,x,1,x,2,x,3,00,01,10,11,10,10,10,10,00,00,11,00,00,00,00,01,0,1,0,0,画出时间图并说明电路功能,假定输入端,x,1,、,x,2,、,x,3,出现脉冲的顺序依次为,“,x,1,x,2,x,1,x,3,x,1,x,2,x,3,x,1,x,3,x,2,”,，根据状态表或状态图可作出时间图如图所示。,图中，假定电路状态转换发生在输入脉冲作用结束时，因此，转换时刻与脉冲后沿对齐。,由状态图和时间图可知，该电路当,3,个输入端按,x,1,、,x,2,、,x,3,的顺序依次出现脉冲时，产生一个,“,1,”,输出信号，其他情况下输出为,“,0,”,。因此，,该电路是一个“,x,1,x,2,x,3,”,序列检测器。,第六章 异步时序逻辑电路,一,.,方法与步骤,方法,:,设计方法与同步时序逻辑电路设计大致相同，主要应注意两个问题。,由于不允许两个或两个以上输入端同时为,1,（用,1,表示,有脉冲出现），设计时可以作如下处理：,当有多个输入信号时，只需考虑多个输入信号中仅一,个为,1,的情况；,在确定激励函数和输出函数时，可将两个或两个以上,输入同时为,1,的情况作为无关条件处理。,当存储电路采用带时钟控制端的触发器时，触发器的,时钟端应作为激励函数处理。设计时通过对触发器的时钟端,和输入端综合处理，有利于函数简化。,6.1.3,脉冲异步时序逻辑电路的设计,第六章 异步时序逻辑电路,设计脉冲异步时序逻辑电路时，,4,种常用时钟控制触发器，可采用如右所示的激励表。,从表中可知，当触发器状态保持不变时,有两种不同的处理方法：,可以令,CP,为,d,，输入,端取相应值；也可以令,CP,为,0,，输入端取任意值。,第六章 异步时序逻辑电路,QQ,n+1,CP D,0 0,d 0,0 d,0 1,1 1,1 0,1 0,1 1,d 1,0 d,QQ,n+1,CP T,0 0,d 0,0 d,0 1,1 1,1 0,1 1,1 1,d 0,0 d,QQ,n+1,CP J K,0 0,d 0 d,0 d d,0 1,1 1 d,1 0,1 d 1,1 1,d d 0,0 d d,QQ,n+1,CP R S,0 0,d d 0,0 d d,0 1,1 0 1,1 0,1 1 0,1 1,d 0 d,0 d d,步骤,设计过程与同步时序电路相同，具体如下：,形成原始状态图,状态化简,状态编码,画逻辑电路图,确定激励函数,和输出函数,第六章 异步时序逻辑电路,二,.,设计举例,例,1,用,T,触发器作为存储元件，设计一个异步模,8,加,1,计数器，电路对输入端,x,出现的脉冲进行计数，当收到第八个脉冲时，输出端,Z,产生一个进位输出脉冲。,解,:,由题意可知，该电路模型为,Mealy,型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。,作出状态图和状态表,设电路初始状态为,“,000,”,，状态变量用,y,3,、,y,2,、,y,1,表示，可作出二进制状态图如下。,第六章 异步时序逻辑电路,000,100,001,010,011,101,110,111,1/0,1/1,x/Z,1/0,1/0,1/0,1/0,1/0,1/0,相应二进制状态表为,第六章 异步时序逻辑电路,现 态,y,3,y,2,y,1,次态,y,3,n+1,y,2,n+1,y,1,n+1,/,输出,Z,x=1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1/0,0 1 0/0,0 1 1/0,1 0 0/0,1 0 1/0,1 1 0/0,1 1 1/0,0 0 0/,1,确定激励函数和输出函数,假定状态不变时，令相应触发器的时钟端为,0,，输入端,T,任意；而状态需要改变时，令相应触发器的时钟端为,1(,有脉冲出现,),，,T,端为,1,。,根据状态表，可得到,x,为,1,时的激励函数和输出函数真值表如下。,第六章 异步时序逻辑电路,输入脉冲,x,现态,y,3,y,2,y,1,次态,y,3,n+1,y,2,n+1,y,1,n+1,激励函数,C,3,T,3,C,2,T,2,C,1,T,1,输出,Z,1,1,1,1,1,1,1,1,0,0,0,0,0 1,0,1,0,0 1 1,1,0,0,1,0 1,1,1,0,1 1 1,0,0,1,0,1 0,0,1,1,1 0 0,1,0,1,1,1 0,1,1,1,0 0 0,0 d,0 d,1 1,0 d,1 1 1 1,0 d,0 d,1 1,1 1 1 1 1 1,0 d,0 d,1 1,0 d,1 1 1 1,0 d,0 d,1 1,1 1 1 1 1 1,0,0,0,0,0,0,0,1,根据激励函数和输出函数真值表，并考虑到,x,为,0,时,(,无脉冲输入,电路状态不变,),，可令各触发器时钟端为,0,，输入端,T,随意。可得到简化后的激励函数和输出函数表达式如下：,C,3,=xy,2,y,1,；,T,3,=1,；,C,2,=xy,1,；,T,2,=1,；,C,1,=x,；,T,1,=1,；,Z=xy,3,y,2,y,1,第六章 异步时序逻辑电路,输入脉冲,x,现态,y,3,y,2,y,1,次态,y,3,n+1,y,2,n+1,y,1,n+1,激励函数,C,3,T,3,C,2,T,2,C,1,T,1,输出,Z,1,1,1,1,1,1,1,1,0,0,0,0,0 1,0,1,0,0 1 1,1,0,0,1,0 1,1,1,0,1 1 1,0,0,1,0,1 0,0,1,1,1 0 0,1,0,1,1,1 0,1,1,1,0 0 0,0 d,0 d,1 1,0 d,1 1 1 1,0 d,0 d,1 1,1 1 1 1 1 1,0 d,0 d,1 1,0 d,1 1 1 1,0 d,0 d,1 1,1 1 1 1 1 1,0,0,0,0,0,0,0,1,画出逻辑电路图,根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。,第六章 异步时序逻辑电路,例,2,用,D,触发器作为存储元件，设计一个,“,x,1,x,2,x,2,”,序列检测器。该电路有两个输入,x,1,和,x,2,，一个输出,Z,。仅当,x,1,输入一个脉冲后，,x,2,连续输入两个脉冲时，输出端,Z,由,0,变为,1,，该,1,信号一直维持到输入端,x,1,或,x,2,再出现脉冲时才由,1,变为,0,。,典型输入、输出时间图如下图所示。,第六章 异步时序逻辑电路,解,:,由题意可知，该序列检测器为,Moore,型脉冲异步时序电路,。,(1),作出原始状态图和原始状态表,设初始状态为,A,，并假定用,x,1,表示,x,1,端有脉冲输入，,x,2,表示,x,2,端有脉冲输入。根据题意可作出原始状态图和原始状态表如下。,演示动画,第六章 异步时序逻辑电路,现态,次态,输出,Z,x,1,x,2,A,B,C,D,B,B,B,B,A,C,D,A,0,0,0,1,(2),状态化简,用观察法检查原始状态表，可知该状态表中的状态均不等效，即已为最简状态表。具体如下：,AB,AC,AD,BC,CD,第六章 异步时序逻辑电路,现态,次态,输出,Z,x,1,x,2,A,B,C,D,B,B,B,B,A,C,D,A,0,0,0,1,(3),状态编码,最简状态表中有,4,个状态，故用两位二进制代码表示。设状态变量为,y,2,、,y,1,，根据相邻编码法，可采用左下表所示编码方案。二进制状态表如右下表所示。,第六章 异步时序逻辑电路,状态,编码,y,2,y,1,A,B,C,D,00,10,01,11,现态,y,2,y,1,次态,y,2,n+1,y,1,n+1,输出,Z,x,1,x,2,00,01,10,11,10,10,10,10,00,11,01,00,0,0,0,1,现态,次态,输出,Z,x,1,x,2,A,B,C,D,B,B,B,B,A,C,D,A,0,0,0,1,(4),确定输出函数和激励函数,假定次态与现态相同时，令时钟端取值为,0,，,D,端取值随意,;,次态与现态不同时，令,D,端取值与次态相同，时钟端取值为,1(,有脉冲出现,),。,根据二进制状态表，可得到激励函数和输出函数真值表,如下表所示。,第六章 异步时序逻辑电路,输入脉冲,x,2,x,1,现态,y,2,y,1,次态,y,2,n+1,y,1,n+1,激励函数,C,2,D,2,C,1,D,1,输出,Z,0 1,0,0,0 1,1,0,1,1,1,0,1 0,1,0,1,0,1 1,0 d,1 1 1 0,0 d,0 d,0 d,1 0,0,0,0,1,1 0,0,0,0,1,1 0,1 1,0,0,1,1,0 1,0 0,0,d,0 d,1 1,0 d,1 0 1 1,1 0 1 0,0,0,0,1,令输入端无脉冲出现时，各触发器时钟端为,0,，输入端取任意值,“,d,”,，并将两个输入端同时为,1(,不允许,),作为无关条件,处理，可得到激励函数和输出函数卡诺图如下图所示。,第六章 异步时序逻辑电路,画出逻辑电路图,根据激励函数和输出函数表达式，可画出该序列检测器的逻辑电路图如下图所示。,第六章 异步时序逻辑电路,6.2.1,概述,前面所述 脉冲异步时序电路和同步时序电路有两个共同的特点：,电路状态的转换是在脉冲作用下实现的；,电路对过去输入信号的记忆由触发器的状态体现。,在同步时序电路中，电路的状态转换受统一的时钟脉冲控制；脉冲异步时序电路中没有统一的时钟脉冲，因此，规定输入信号为脉冲信号，即控制电路状态转换的脉冲由电路输入端直接提供。,6.2,电平异步时序逻辑电路,第六章 异步时序逻辑电路,事实上，对上述特点可进一步理解如下：,脉冲信号只不过是电平信号的一种特殊形式。所谓电平信号是指信号的,“,0,”,值和,“,1,”,值的持续时间是随意的，它以电位的变化作为信号的变化。,如,:,而脉冲信号的,“,1,”,值仅仅维持一个固定的短暂时刻，它以脉冲信号的有、无标志信号的变化。,如,:,显然，电平信号在短时间内的两次变化便形成了脉冲。,第六章 异步时序逻辑电路,电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。,将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路,电平异步时序逻辑电路。,电平异步时序逻辑电路的记忆功能是由反馈回路中的延迟元件实现的。,注意：延时加反馈可以实现记忆功能！如,:,电路中一般不用专门插入延迟元件，而是利用电路本身固有的分布延迟在反馈回路中的,“,集总,”,。,X(t),Y(t+,t),t,Y(t+t)=X(t),说明什吗？有瞬间记忆功能！,t,X,Y,X,与,Y,关系如何？,第六章 异步时序逻辑电路,一,.,电平异步时序逻辑电路的结构特点,结构框图,一般结构模型如下图所示。,图中：,x,1,，,，,x,n,：外部输入信号；,Z,1,，,，,Z,m,：外部输出信号；,Y,1,，,，,Y,r,：激励状态；,y,1,，,，,y,r,：二次状态；,t,1,，,，,t,r,：反馈回路中 的时间延迟。,第六章 异步时序逻辑电路,组成,电平异步时序逻辑电路可由逻辑门加反馈组成。,逻辑方程,电路可用以下逻辑方程组描述：,Z,i,=f,i,(x,1,x,n,y,1,y,r,),i=1,m,Y,j,=g,j,(x,1,x,n,y,1,y,r,),j=1,r,y,j,(t+tj)=Yj(t),例如：用,“,或非,”,门构成的,R-S,触发器。,第六章 异步时序逻辑电路,动画演示,电平异步时序逻辑电路的特点,电平异步时序电路具有如下特点：,电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高；,电路的二次状态和激励状态仅仅相差一个时间延迟。,即二次状态,y,是激励状态,Y,经过延迟,t,后的,“,重现,”,。稳定状态下，激励状态与二次状态相同，即,y=Y,。,第六章 异步时序逻辑电路,输入信号的一次变化可能引起二次状态的多次变化。,在稳定状态下输入信号发生变化后,若新的激励状态,Y,的,值与二次状态,y,的值不同,则变化后的,Y,经过,t,的延迟后形成,新的二次状态,y,反馈到组合电路输入端,新的二次状态,y,又会,引起输出,Z,和激励状态,Y,的变化,该过程将一直进行到激励状,态,Y,等于二次状态,y,，使电路进入一个新的稳定状态为止。,电路在状态转换过程中存在稳定状态和非稳定状态。,稳定状态：,Y=y,非稳定状态：,Y y,第六章 异步时序逻辑电路,输入信号的约束,(1),不允许两个或两个以上输入信号同时发生变化。,因为客观上不可能有准确的,“,同时,”,，而微小的时差都可能使最终到达的状态不确定。,(2),输入信号变化引起的电路响应必须完全结束后,才允,许输入信号再次变化。换句话说，必须使电路进入稳定状态,后，才允许输入信号发生变化。,以上两条是使电平异步时序电路能可靠工作的基本条件，通常将满足上述条件的工作方式称为基本工作方式，并将按基本工作方式工作的电平异步时序逻辑电路称为,基本型电路。,00,01,10,11,（不允许）,例如,第六章 异步时序逻辑电路,二,.,电平异步时序逻辑电路的描述,2.,流程表,流程表：,是一种以卡诺图的格式反映电路输出信号、激励状态与电路输入信号、二次状态之间关系的一种表格。,1,逻辑方程,电路可用以下逻辑方程组描述：,Z,i,=f,i,(x,1,x,n,y,1,y,r,),i=1,m,Y,j,=g,j,(x,1,x,n,y,1,y,r,),j=1,r,y,j,(t+tj)=Yj(t),第六章 异步时序逻辑电路,流程表的一般格式如下表所示。,构造流程表应注意两点：,将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非稳态。,将一位输入的各种取值按代码相邻的关系排列,(,与卡诺图相同,),，以表示输入信号只能在相邻位置上发生变化。,第六章 异步时序逻辑电路,Moore,型流程表,二次状态,激励状态,输出,输入,x,y,Y,Z,Mealy,型流程表,二次状态,激励状态,/,输出,输入,x,y,Y/Z,例如，用或非门构成的基本,R-S,触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于,Moore,型电平异步时序逻辑电路的特例。其激励方程为,根据激励方程和约束条件,RS=0,，可作出相应流程表如下表所示。,第六章 异步时序逻辑电路,R-S,触发器流程表,二次状态,y,激励状态,输出,RS=00,RS=01,RS=11,RS=10,0,0,1,d,0,0,1,1,1,d,0,1,流程表能详细反映电路的工作过程及工作特点！例如：,/1,x,2,x,1,=11,01,11,10,01,x,2,x,1,=10,x,2,x,1,=01,x,2,x,1,=00,激励状态,Y,2,Y,1,/,输出,Z,二次状态,y,2,y,1,00,11/0,00,11,10,/0,10/0,10/0,00/1,/0,/0,01/1,10/0,11/0,10/0,11/0,11/0,11,/0,11/0,注意：流程表并不能清晰地反映电路的逻辑功能！,第六章 异步时序逻辑电路,3.,总态图,电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。,总态：,指电路输入和二次状态的组合，记作,(x,y),。,在流程表中，代表某个二次状态的一行和代表某种输入取值的一列的交叉点对应一个总态。,总态图：,反映稳定总态之间转移关系及相应输出的一种有向图。,第六章 异步时序逻辑电路,一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。,例如，,R-S,触发器的流程表所对应的总态图如下图所示。,(00,0,)/0,(01,1,)/1,(10,0,)/0,(00,1,)/1,第六章 异步时序逻辑电路,6.2.2,电平异步时序逻辑电路的分析,根据逻辑电路图写出输出函 数和激励函数表达式；,一,.,一般步骤,分析的一般步骤如下：,第六章 异步时序逻辑电路,(2),作出流程表；,(3),作出总态图或时间图；,(4),说明电路逻辑功能。,二,.,举例,例,1,分析下图所示电平异步时序逻辑电路。,解,:,该电路有两个外部输入,x,1,、,x,2,；两条反馈回路，对应的激励状态为,Y,1,、,Y,2,二次状态为,y,1,、,y,2,；一个外部输出,Z,。输出仅仅是状态的函数，属于,Moore,模型。,第六章 异步时序逻辑电路,(1),写出输出函数和激励函数表达式,根据逻辑电路图可写出,输出函数和激励函数表达式如下。,第六章 异步时序逻辑电路,(2),作出流程表,根据激励函数和输出函数表达式，可作出流程表如下表所示。,第六章 异步时序逻辑电路,(3),作出总态图,根据流程表上稳定总态之间的关系，可作出下图所示总态图。,当电路收到输入序列,“,001011,”,时，才产生一个高电平输出信号，其他情况下均输出低电平。,(01,01)/0 (11,01)/0,(,00,00)/0 (10,01)/0,(,10,10)/0 (,11,11)/,1,第六章 异步时序逻辑电路,第六章 异步时序逻辑电路,为了更直观地描述电路功能，可以进一步作出时间图。作时间图之前，一般先作出总态和输出响应序列。,假定电路初始总态为,(00,00),，输入,x,2,x,1,的变化序列为,0010110100011110,，根据流程表可作出总态和输出响应序列如下,:,时 刻,t,i,:t,0,t,1,t,2,t,3,t,4,t,5,t,6,t,7,输入,x,2,x,1,:00 10 11 01 00 01 11 10,总 态 ：,(00,00)(10,00)*(11,10)*(01,11)*(00,01)*(01,00)*(11,01)(10,01),(x,2,x,1,y,2,y,1,),(10,10)(11,11)(01,01)(00,00)(01,01),输 出,Z,：,0 0 1 0 0 0 0 0,注：总态响应序列中加,“,*,”,的表示是非稳定总态。,根据以上总态和输出响应序列可作出时间图如右图所示。,(4),说明电路功能,从总态图和时间图可以看出，仅当电路收到输入序列,“,001011,”,时，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个,“,001011,”,序列检测器。,第六章 异步时序逻辑电路,时 刻,t,i,:t,0,t,1,t,2,t,3,t,4,t,5,t,6,t,7,输入,x,2,x,1,:00 10 11 01 00 01 11 10,总 态 ：,(00,00)(10,00)*(11,10)*(01,11)*(00,01)*(01,00)*(11,01)(10,01),(x,2,x,1,y,2,y,1,),(10,10)(11,11)(01,01)(00,00)(01,01),输 出,Z,：,0 0 1 0 0 0 0 0,动画演示,例,2,分析右下图所示电平异步时序逻辑电路,根据给定输入波形作出时间图，说明电路功能。,解：,该电路有两个输入,x,1,和,x,2,，没有单独的输出函数，,y,2,和,y,1,即输出，其延时反馈结构形式如右上图所示。,给定输入序列,x,2,x,1,：,00011110110100,动画,第六章 异步时序逻辑电路,1.,写出输出函数表达式,2.,作出流程表,根据激励函数表达式，可作出该电路的流程表如右表所示。,11,x,2,x,1,=11,激励状态,Y,2,Y,1,01,01,11,10,01,x,2,x,1,=10,x,2,x,1,=01,x,2,x,1,=00,二次状态,y,2,y,1,11,10,10,11,00,11,10,11,11,10,10,01,11,11,第六章 异步时序逻辑电路,11,x,2,x,1,=11,激励状态,Y,2,Y,1,01,01,11,10,01,x,2,x,1,=10,x,2,x,1,=01,x,2,x,1,=00,二次状态,y,2,y,1,11,10,10,11,00,11,10,11,11,10,10,01,11,11,3.,作出时间图,题中给定输入波形对应的输入序列为,00011110110100,，,根据流程表可列出总态响应序列如下：,第六章 异步时序逻辑电路,时刻,t,：,t,0,t,1,t,2,t,3,t,4,t,5,t,6,输入,x,2,x,1,：,00,01,11,10,11,01,00,总态：,(00,，,11)(01,，,11)(11,，,01)(10,，,01)(11,，,11)(01,，,10)(00,，,10),(01,，,01),(10,，,11)(11,，,10),(00,，,11),根据总态响应序列，可作出电路工作时间图如下：,第六章 异步时序逻辑电路,时刻,t,：,t,0,t,1,t,2,t,3,t,4,t,5,t,6,输入,x,2,x,1,：,00,01,11,10,11,01,00,总态：,(00,，,11)(01,，,11)(11,，,01)(10,，,01)(11,，,11)(01,，,10)(00,，,10),(01,，,01),(10,，,11)(11,，,10),(00,，,11),4.,功能说明,由时间图知，该电路可作为,D,触发器的维持阻塞电路。图中，,x,1,为时钟脉冲端，,x,2,为数据输入端。当,x,1,端的正脉冲上跳时，若,x,2,为,0,则将正脉冲反相后从,y,2,输出（将触发器置,0,）；若,x,2,为,1,，则将正脉冲反相后从,y,1,输出（将触发器置,1,）。在,x,1,端出现正脉冲期间，,x,2,的变化不影响,y,2,和,y,1,的负脉冲输出。,第六章 异步时序逻辑电路,该电路的功能还可用下图所示总态图描述。从总态图可以,看出，当,x,1,为,0,（即时钟端无脉冲出现）时，,y,2,y,1,为,11,。当,x,1,由,0,变为,1,时，若,x,2,为,0,，则,y,2,y,1,为,01,；若,x,2,为,1,，则,y,2,y,1,为,10,。当,x,1,为,1,（时钟脉冲期间）时，,x,2,的变化不影响电路状态的变化。,总态（,x,2,x,1,，,y,2,y,1,）,第六章 异步时序逻辑电路,（,00,，,11,）,（,01,，,01,）,（,11,，,01,）,（,10,，,11,）,（,01,，,10,）,（,11,，,10,）,集成维持阻塞,D,触发器的逻辑电路如右下图所示。,第六章 异步时序逻辑电路,6.2.3,电平异步时序逻辑电路反馈回路间的竞争,前面对电路进行分析时，是在假定各回路之间延迟时间相同的情况下对电路的工作过程进行分析的。事实上，各反馈回路的延迟时间往往各不相同。当电路中存在多条反馈回路，而各回路之间的延时又互不相同时，则可能由于输入信号的变化在反馈回路之间引起竞争。,竞争：,是指当输入信号变化引起电路中两个或两个以上状态变量发生变化时，由于各反馈回路延迟时间的不同，使状态的变化有先有后而导致不同状态响应过程的现象。,一,.,竞争现象,第六章 异步时序逻辑电路,根据竞争对电路状态转移产生的影响，可将竞争分为,非临界竞争和临界竞争两种类型。,非临界竞争：,若竞争的结果最终能到达预定的稳态，则称为非临界竞争。,临界竞争：,若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则称为临界竞争。,1.,竞争的两种类型,第六章 异步时序逻辑电路,例如,右图所示某电平异步时序电路的流程表如下。,当电路处在稳定总态（,00,，,00,）和（,10,，,11,），输入发生变化时，电路状态响应过程将如何呢？,x,2,x,1,=11,01,01,01,11,10,10,01,x,2,x,1,=10,x,2,x,1,=01,x,2,x,1,=00,激励状态,Y,2,Y,1,/,输出,Z,二次状态,y,2,y,1,00,/0,00,/0,01/0,11/0,00,11,10,/0,/0,/0,00/0,00/0,00/0,10/0,00/0,00/0,/0,/0,/0,2.,实例分析,第六章 异步时序逻辑电路,从表可以看出，当电路处于稳定总态,(00,00),输入,x,2,x,1,由,0010,时，引起激励状态,Y,2,Y,1,从,0011,；当电路处于稳定总态,(10,，,11),、输入,x,2,x,1,由,1000,时，激励状态,Y,2,Y,1,从,1100,。即两个状态变量均发生变化，所以，当电路中两条反馈回路的延迟时间,t,1,和,t,2,不相等时，电路中将产生竞争。,第六章 异步时序逻辑电路,结论：,t,2,=t,1,：到达预定的稳定总态,(10,，,11),。,t,2,t,1,：电路到达了一个非期望的稳定总态,(10,，,01),。,本次竞争为临界竞争！,(1),当电路处于稳定总态,(00,，,00),、输入,x,2,x,1,由,0010,时，其状态响应过程如下。,动画演示,第六章 异步时序逻辑电路,结论如下：,t,2,=t,1,：到达预定的稳定总态,(00,，,00),。,t,2,t,1,：到达预定的稳定总态,(00,，,0 0),。,本次竞争属于非临界竞争！,(2),当电路处于稳定总态,(10,，,11),、输入,x,2,x,1,由,1000,时，其状态响应过程如下。,第六章 异步时序逻辑电路,动画演示,用流程表检查电路竞争的一般法则：,当从某一稳态出发，输入信号发生允许变化、引起两个或两个以上激励状态同时发生变化时，由于反馈回路之间延迟时间的不同会使电路产生竞争。,若输入信号变化所到达的列只有一个稳态，则该竞争属于非临界竞争；若输入信号变化所到达的列有两个或两个以上稳态，则该竞争属于临界竞争。,非临界竞争的存在不会影响电路的正确工作，但临界竞争的存在却将导致电路状态转换的不可预测。为了确保电平异步时序电路能可靠地实现预定功能，电路设计时必须避免发生临界竞争！,第六章 异步时序逻辑电路,6.3.1,设计的一般步骤和方法,6.3,电平异步时序逻辑电路的设计,1.,根据设计要求，建立原始流程表；,第六章 异步时序逻辑电路,2.,化简原始流程表，得到最简流程表；,3.,状态编码，得到二进制流程表；,4.,确定激励状态和输出函数表达式；,5.,画出逻辑电路图。,一,.,建立原始流程表,原始流程表是对设计要求的一种最原始的抽象。建立原始流程表时通常借助时间图或原始总态图。即首先根据题意画出典型输入、输出时间图或作出原始总态图。,根据时间图建立原始流程表的过程如下。,1.,画出典型输入、输出时间图并设立相应状态,(1),画典型输入、输出时间图,画典型输入、输出时间图时应注意三点：,符合题意，即正确体现设计要求；,满足电平异步时序电路不允许两个或两个以上输入信号同时改变的约束条件；,尽可能反映输入信号在各种取值下允许发生的变化。,第六章 异步时序逻辑电路,(2),设立相应状态,在时间图上，按输入信号的变化进行时间划分，将每次,变化作为一个新的输入，用不同时刻进行区分。,由于电平异步时序电路约定对于每次输入信号变化，必,须保证电路进入稳定状态后才允许输入信号再次变化，所以，,应根据题意设立与各时刻输入、输出对应的稳定状态。,2.,建立原始流程表,根据时间图和所设立的状态建立原始流程表，一般分为,3,步进行。,(1),画出原始流程表，并填入稳定状态和相应输出,由于根据时间图设立状态时，对不同的输入取值总是设立不同的状态进行区分的，这就使得原始流程表中每一行只有一个稳定状态。显然，时间图上设立了多少个状态，原始流程表便有多少行。,第六章 异步时序逻辑电路,(2),填入非稳定状态并指定相应的输出，完善流程表,由于表中每行只有一个稳定状态，所以，在稳态下输入信号发生允许变化时，电路不可能直接进入另一个稳态。,假定每次输入信号发生变化时，电路总是经过一个非稳定状态后进入另一个稳定状态，根据时间图中的状态转移关系，可在原始流程表中填入相应的非稳定状态。,注意：,当从某一稳态出发，输入信号发生允许变化所引起的状态转移，不能用时间图中所设立的状态来表示时，则应根据题意补充新的状态，以便无遗漏地反映设计要求。,第六章 异步时序逻辑电路,非稳定状态下输出指定的法则为：,若转换前后两个稳定状态的输出相同，则指定非稳定状态下的输出与稳态下的输出相同；若转换前后两个稳定状态的输出不同，则可指定非稳定状态下的输出为任意值,“,d,”,。,(,思考：为什么？,),(3),填入无关状态和无关输出,对稳态下输入不允许到达的列，在相应处填入任意状态,和任意输出，用,“,d,”,表示，即作为无关处理。,理由：,为了使电路经过非稳定状态时，其输出不产生尖脉 冲信号。例如，,输入变化前的输出为,1,输入变化后的输出为,1,形成非稳态下的尖脉 冲信号！,第六章 异步时序逻辑电路,例,某电平异步时序逻