硬件描述语言基础教程verilog应用开发第1章.ppt

青岛科技大学,宋廷强,songtq,W W W.Q U S T.E D U.C N,（,*,）,单辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,硬件描述语言,数字逻辑设计,计算机体系结构,计算机组成原理,C,语言程序设计,先修课程,学习要求,复习并掌握先修课的有关内容,总成绩考试成绩 实验成绩平时成绩,学习方法,自己看书、上机练习为主,理论与实验结合,软硬件相结合,参考教材,数字系统设计,Verilog,实现,.,夏宇闻,.,高教出版社,.,Verilog,HDL,数字设计与综合（第二版）,，,夏宇闻译，电子工业出版社，,2004,年。,Verilog,HDL,硬件描述语言,杜建国,国防工业，,2004,年,Verilog,HDL,高级数字设计,张雅绮译,电子工业,2005,年,学习资源,网络资源,电子开发论坛，,Design Language,PLD,：,Programmable Logic Device,FPGA,：,Field Programmable Gate Array,VLSI,：,Very Large Scale Integrated circuits,IC,：,Integrated circuits,EDA,：,Electronics Design Automation,数字系统设计与,Verilog,HDL,（,第,3,版,）,参考教材,序言,Verilog,基本知识,引言：,数字系统设计发展,数字逻辑系统的基本单元,是：与门、或门和非门，它们都是由三极管、二极管和电阻等器件构成，并能执行相应的逻辑功能；与门、或门和非门又可以构成各种,触发器,，实现状态记忆。有了这些基础，我们就可以利用,布尔代数和卡诺图简化,方法来设计一些简单的组合电路和时序电路。,数字系统设计具有广泛需求,数字信号处理：滤波、变换、加密、解密、编码、解码、压缩、解压,专用数字电路：,CPU,、单片机、接口电路等,1,、全人工设计阶段,第一代集成电路,IC,SSI,（,Small Scale Integrated),MSI(Medium Scale Integrated),The First Integrated Circuits,特点：设计和测试全部人工完全,Bipolar logic 1960s,ECL 3-input Gate Motorola 1966,数字系统设计，或数字集成电路设计，约分为三个发展阶段：,数字系统设计发展阶段,2,、,CAD,阶段,LSI,（,Large Scale Integrated),1971 1000 transistors 1 MHz operation,此时全人工变得困难，人们开始借助计算机完成某些阶段的自动化设计,CAD(Computer Aided Design),特点：手工在计算机上完成电路的版图设计，测试也要手工完成,EDA(,Electronic Design Automatic,),3,、,EDA,阶段,VLSI,（,Very Large Scale Integrated),SOC(System on a Chip),Intel Pentium(IV)microprocessor,此时集成的晶体管数目达到,10,万以上，需要进一步提高设计自动化水平,HDL(Hardware Descriptions Languages),特点：用,HDL,语言进行设计输入，利用自动化综合软件，自动生成电路及版图，并用仿真软件完成功能测试仿真,VHDL,和,Verilog,HDL,例,1,：试设计如下电路：,a,b,sl,out,module mu,xtwo,(,out,a,b,sl,);,input,a,b,sl,;,output,out,;,reg,out;,always(,sl,or,a or b,),if(,!,sl,),out=a;,else out=b;,endmodule,方法,2,module,muxtwo,(,out,a,b,sl,);,input,a,b,sl,;,output out;,not u1(nsl,sl);,and#1 u2(sela,a,nsl);,and#1 u3(selb,b,sl);,or#2 u4(out,sela,selb);,endmodule,a,b,sl,selb,sela,nsl,out,什么是硬件描述语言,HDL,这种特殊结构能够：,描述电路的连接,描述电路的功能,在不同抽象级上描述电路,描述电路的时序,表达具有并行性,具有特殊结构，能够对硬件逻辑电路的功能进行描述的一种,高级编程语言,HDL,主要有两种：,Verilog,和,VHDL,Verilog,起源于,C,语言，因此非常类似于,C,语言，容易掌握,VHDL,起源于,ADA,语言，格式严谨，不易学习。,VHDL,出现较晚，但标准化早。,IEEE 1706-1985,标准。,为什么使用,HDL,使用,HDL,描述设计具有下列,优点,：,设计在高层次进行，与具体实现无关,设计开发更加容易,早在设计期间就能发现问题,能够自动的将高级描述映射到具体工艺实现,在具体实现时才做出某些决定,HDL,具有更大的灵活性,可重用,可以选择工具及生产厂,HDL,能够利用先进的软件,更快的输入,易于管理,Verilog,的历史,Verilog,HDL,是在,1983,年由,GDA(GateWay,Design Automation),公司的,Phil,Moorby,所创。,Phi,Moorby,后来成为,Verilog,-XL,的主要设计者和,Cadence,公司的第一个合伙人。,在,19841985,年间，,Moorby,设计出了第一个,Verilog,-XL,的仿真器。,1986,年，,Moorby,提出了用于快速门级仿真的,XL,算法。,1990,年，,Cadence,公司收购了,GDA,公司,1991,年，,Cadence,公司公开发表,Verilog,语言，成立了,OVI(Open,Verilog,International),组织来负责,Verilog,HDL,语言的发展。,1995,年制定了,Verilog,HDL,的,IEEE,标准，即,IEEE1364,。,2005,年制定了,verilog,HDL,的,IEEE,新标准，又称,Systemverilog,V3.1,标准,.,Verilog,的历史,Verilog,与,VHDL,两者的区别：,VHDL,侧重于系统级描述，从而更多的为系统级设计人员所采用,Verilog,侧重于电路级描述，从而更多的为电路级设计人员所采用,目前，设计者使用,Verilog,和,VHDL,的情况,美国：,Verilog,:80%,VHDL:20%,台湾：,Verilog,:50%,VHDL:50%,中国的微电子设计公司，,90%,以上采用,Verilog,，对于从事,FPGA,开发设计者，掌握,Verilog,或,VHDL,都可以，对于,ASIC,设计者，必须掌握,Verilog,，掌握,VHDL,。,Verilog,与,VHDL,特点,Verilog,HDL,-,较多的第三方工具的支持,-,语法结构比,VHDL简单,-学习起来比VHDL容易,-仿真工具比较好使,-测试激励模块容易编写,VHDL,-,比,VerilogHDL,早几年成为,I EEE标准；,-,语法,/,结构比较严格，因而编写出的,模块风格,比较清晰；,-比较适合由较多的设计人员合作完成,的特大型项目（一百万门以上）。,Verilog,与,VHDL,建模能力比较,VITAL,系统级,算法级,寄存器传输级,逻辑门级,开关电路级,行为级,的抽象,VerilogHDL,与,VHDL,建 模 能 力 的 比 较,SystemVerilog,Verilog,VHDL,Verilog,HDL,与,C,语言,虽然,Verilog,的某些语法与,C,语言接近，但存在本质上的区别：,Verilog,是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真,C,语言是一种软件语言，是控制硬件来实现某些功能,利用,Verilog,编程时，要时刻记得,Verilog,是硬件语言，要时刻将,Verilog,与硬件电路对应起来,SystemVerilog,and,SystemC,:,面向,SOC,Verilog,的主要应用包括：,ASIC,和,FPGA,工程师编写可综合的,RTL,代码,高抽象级系统仿真进行系统结构开发,测试工程师用于编写各种层次的测试程序,用于,ASIC,和,FPGA,单元或更高层次的模块的模型开发,Verilog,的用途,自顶向下（,Top-Down),的结构化设计方法,一个系统由总设计师先进行系统描述，将系统划分为若干模块，编写模块模型,(,一般为行为级,),，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义,顶层模块,子模块,1,子模块,2,子模块,3,基本单元,基本单元,基本单元,基本单元,基本单元,基本单元,Verilog,HDL,设计流程,(1),相对独立、功能单一的模块结构,结构化设计的基本思想是将系统设计成由多个相对独立、功能单一的模块组成的结构。由于模块之间相对独立，每一模块就可以单独地被理解、编写、测试、排错和修改，从而可以有效防止错误在模块之间的扩散，提高系统的质量。,(2)“,块内联系大，块间联系小”的模块性能标准,模块内部联系要大，模块之间联系要小，这是结构化设计中衡量模块相对独立性能的标准。事实上，块内联系和块间联系是同一个事物的两个方面。若把联系密切的成分组织在同一模块中，块内系统高了，块间联系自然就少了。,(3),采用模块结构图的描述方式,结构化设计方法使用的描述方式是模块结构图，即以图形的方式来表达。,结构化设计方法特点,:,电 路 图,设 计 文 件,HDL,设 计 文 件,电路功能仿真,HDL,功能仿真,HDL,综合,确定实现电路的具体库名,布 线 后 门 级 仿 真,与 实 现 逻 辑 的 物 理 器 件 有 关 的 工 艺 技 术 文 件,优 化、布 局 布 线,电路制造工艺文件,或,FPGA,码流文件,有问题,有问题,有问题,没问题,没问题,没问题,没问题,用,EDA,设计数字系统的流程,硬件描述语言,HDL,：,描述电路硬件及时序的一种编程语言,仿真器,：读入,HDL,并进行解释及执行的一种软件,抽象级,：描述风格的详细程度，如行为级和门级,ASIC,：,专用集成电路,(Application Specific Integrated Circuit),ASIC Vender,：,芯片制造商，开发并提供单元库,自下而上的设计流程,：一种先构建底层单元，然后由底层单元构造更大的系统的设计方法。,自顶向下的设计流程,：一种设计方法，先用高抽象级构造系统，然后再设计下层单元,RTL,级,：寄存器传输级,(Register Transfer Level),，,用于设计的可综合的一种抽象级,Tcl,：,Tool command Language,向交互程序输入命令的描述语言,术语定义,(terms and definitions),第,1,章,EDA,技术与数字系统设计,1.1 EDA,技术及其发展,1.2,数字系统设计技术,1.3,数字系统设计的流程,1.4,常用的,EDA,软件工具,1.5 EDA,技术的发展趋势,EDA,（,E,lectronic,D,esign,A,utomation,）,就是以计算机为工作平台，以,EDA,软件工具为开发环境，以,PLD,器件或者,ASIC,专用集成电路为目标器件设计实现电路系统的一种技术。,1,电子,CAD,（,Computer Aided Design,）,2,电子,CAE,（,Computer Aided Engineering,）,3,EDA,（,Electronic Design Automation,）,1.1 EDA技术及其发展,EDA,技术的应用范畴,在,FPGA,上实现,DSP,应用,EDA,技术的新发展,嵌入式处理器软核的成熟,自主知识产权,电子技术领域全方位融入,EDA,技术,电子领域各学科的界限更加模糊、互为包容,更大规模的,FPGA,和,CPLD,器件不断推出,IP,核的广泛应用,SoC,高效低成本设计技术的成熟,现代,EDA,技术的特征,（,1,）采用硬件描述语言（,HDL,）进行设计,（,2,）逻辑综合与优化,（,3,）开放性和标准化,（,4,）更完备的库（,Library,）,1.2,数字系统设计技术,1.2.1 Top-down,设计,1.2.2 Bottom-up,设计,1.2.3 IP,复用技术与,SOC,Top-down,设计,Top-down,的设计须经过“设计,验证,修改设计,再验证”的过程，不断反复，直到结果能够实现所要求的功能，并在速度、功耗、价格和可靠性方面实现较为合理的平衡。,Bottom-up,设计，即自底向上的设计，由设计者调用设计库中的元件,(,如各种门电路、加法器、计数器等,),，设计组合出满足自己需要的系统,缺点：效率低、易出错,Bottom-up,设计,IP,（,Intellectual Property,）：,原来的含义是指知识产权、著作权，在,IC,设计领域指实现某种功能的设计。,IP,核（,IP,模块）：指功能完整，性能指标可靠，已验证的、可重用的电路功能模块。,IP,复用（,IP reuse,）,IP(Intellectual,Property),核,软,IP,-,用,VHDL,等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。,固,IP,-,完成了综合的功能块。,硬,IP,-,供设计的最终阶段产品：掩膜。,IP,核与,SOC,设计,SOC：SYSTEM ON a CHIP,1.,原理图输入,(Schematic diagrams),2,、硬件描述语言,(HDL,文本输入,),设计输入,（,1,）,ABEL-HDL,（,2,）,AHDL,（,3,）,VHDL,（,4,）,Verilog,HDL,IEEE,标准,硬件描述语言与软件编程语言有本质的区别,1.3,数字系统设计的流程,综合（,Synthesis,）,将较高层次的设计描述自动转化为较低层次描述的过程,行为综合：从算法表示、行为描述转换到寄存器传输级（,RTL,）,逻辑综合：,RTL,级描述转换到逻辑门级（包括触发器）,版图综合或结构综合：从逻辑门表示转换到版图表示，或转换到,PLD,器件的配置网表表示,综合器是能够自动实现上述转换的软件工具，是能将原理图或,HDL,语言描述的电路功能转化为具体电路结构网表的工具,C,、,ASM.,程序,CPU,指令,/,数据代码：,010010 100010 1100,软件程序编译器,COMPILER,软件编译器和硬件综合器区别,VHDL/VERILOG.,程序,硬件描述语言,综合器,SYNTHESIZER,为,ASIC,设计提供的,电路网表文件,（,a,）,软件语言设计目标流程,（,b,）,硬件语言设计目标流程,适配,适配器也称为结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件,对,CPLD,器件而言，产生熔丝图文件，即,JEDEC,文件；对,FPGA,器件则产生,Bitstream,位流数据文件,仿真（,Simulation,）,功能仿真（,Function Simulation,）,时序仿真（,Timing Simulation,）,仿真是对所设计电路的功能的验证,编程（,Program,）,把适配后生成的编程文件装入到,PLD,器件中的过程，,或称为下载。,通常将对基于,EEPROM,工艺的非易失结构,PLD,器件的下载称为编程（,Program,），,将基于,SRAM,工艺结构的,PLD,器件的下载称为配置（,Configure,）。,1.4,常用的,EDA,软件工具,集成的,CPLD/FPGA,开发工具,逻辑综合工具,仿真工具,其他设计工具,集成的,CPLD/FPGA,开发工具,逻辑综合工具（,Synthesis Tools,）,仿真工具（,simulation tools,）,1.5 EDA,技术的发展趋势,超大规模集成电路的集成度和工艺水平不断提高。,市场对系统的集成度不断提出更高的要求。,高性能的,EDA,工具，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。,计算机硬件平台性能大幅度提高，为复杂的,SoC,设计提供了物理基础。,1.1,现代,EDA,技术的特点有哪些？,1.2,什么是,Top-down,设计方式？,1.3,数字系统的实现方式有哪些？各有什么优缺点？,1.4,什么是,IP,复用技术？,IP,核对,EDA,技术的应用和发展有什么意义？,1.5,用硬件描述语言设计数字电路有什么优势？,1.6,基于,FPGA/CPLD,的数字系统设计流程包括哪些步骤？,1.7,什么是综合？常用的综合工具有哪些？,1.8,功能仿真与时序仿真有什么区别？,习 题,