eda设计与应用ppt第3章.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,3,章,Quartus,II,集成开发工具,基于,Quartus,II,进行,EDA,设计开发的流程,3.1,Quartus,II,原理图设计,1.,为本项工程设计建立文件夹,2.,输入设计项目和存盘,元件输入对话框,3.,将设计项目设置成可调用的元件,将所需元件全部调入原理图编辑窗并连接好,4.,设计全加器顶层文件,连接好的全加器原理图,f_adder.bdf,5.,将设计项目设置成工程和时序仿真,f_adder.bdf,工程设置窗,5.,将设计项目设置成工程和时序仿真,加入本工程所有文件,5.,将设计项目设置成工程和时序仿真,全加器工程,f_adder,的仿真波形,3.2,Quartus,II,的优化设置,1.,Setting,设置,在,Quartus,II,软件菜单栏中选择“,Assignments”,中的“,Setting”,就可打开一个设置控制对话框。可以使用,Setting,对话框对工程、文件、参数等进行修改，还可设置编译器、仿真器、时序分析、功耗分析等等。,Settings,对话框,2.,分析与综合设置,Analysis&Synthesis Settings,项中包含有四个项目：,VHDL Input,Verilog,HDL Input,Default Parameters,Synthesis,Netlist,Optimization,作为,Quartus,II,的编译模块之一，,Analysis&Synthesis,包括,Quaruts,II Integrated Synthesis,集成综合器，完全,支持,VHDL,和,Verilog,HDL,语言，并提供控制综合过程的选项。支持,Verilog-1995,标准（,IEEE,标准,1364-1995,）和大多数,Verilog-2001,标准（,IEEE1364-2001,），还支持,VHDL1987,标准（,IEEE,标准,1076-1987,）和,VHDL1993,标准（,IEEE,标准,1076-1993,）。,3.,优化布局布线,Setting,对话框的,Fitter Settings,页指定控制时序驱动编译和编译速度的选择，如下图所示。,Fitter Settings,选项页,more Fitter Settings,选项页,在,Compilation Report,中查看适配结果,在,Timing Closure,Floorplan,中查看适配结果,在,Chip Editor,中查看适配结果,3.3,Quartus,II,的时序分析,全程编译前时序条件设置界面,“,More Settings”,中的设置,时序分析结果,3.4,基于宏功能模块的设计,Megafunction,库是,Altera,提供的参数化模块库。从功能上看，可以把,Megafunction,库中的元器件分为：,算术运算模块（,arithmetic,）,逻辑门模块（,gates,）,储存模块（,storage,）,IO,模块（,I/O,）,3.4.1,乘法器模块,算数运算模块库,参数化乘法器,lpm_mult,宏功能模块的基本参数表,lpm_mult,（,1,）调用,lpm_mult,（,2,）,lpm_mult,参数设置,输入输出位宽设置,乘法器类型设置,（,3,）编译仿真,8,位有符号乘法器电路,功能仿真波形,3.4.3,计数器模块,计数器输出端口宽度和计数方向设置,计数器模和控制端口设置,更多控制端口设置,模,24,方向可控计数器电路,lpm_counter,计数器功能仿真波形,参数化锁相环宏模块,altpll,以输入时钟信号作为参考信号实现锁相，从而输出若干个同步倍频或者分频的片内时钟信号。与直接来自片外的时钟相比，片内时钟可以减少时钟延迟，减小片外干扰，还可改善时钟的建立时间和保持时间，是系统稳定工作的保证。不同系列的芯片对锁相环的支持程度不同，但是基本的参数设置大致相同，下面便举例说明,altpll,的应用。,3.4.5,锁相环模块,（,1,）输入,altpll,宏功能模块,选择芯片和设置参考时钟,锁相环控制信号设置,输入时钟设置,（,2,）编译和仿真,锁相环电路,功能仿真波形,ROM,（,Read Only Memory,，只读存储器）是存储器的一种，利用,FPGA,可以实现,ROM,的功能，但其不是真正意义上的,ROM,，因为,FPGA,器件在掉电后，其内部的所有信息都会丢失，再次工作时需要重新配置。,Quartus,II,提供的参数化,ROM,是,lpm_rom,，下面用一个乘法器的例子来说明它的使用方法，这个例子使用,lpm_rom,构成一个,4,位,4,位的无符号数乘法器，利用查表方法完成乘法功能。,3.4.6,存储器模块,数据线、地址线宽度设置,控制端口设置,添加,.,mif,文件,如下图所示是基于,ROM,实现的,4,位,4,位的无符号数乘法器电路图，其参数设置为：,LPM_WIDTH=8,LPM_WIDTHAD=8,LPM_FILE=,mult_rom.mif,仿真结果,3.4.7,其他模块,Maxplus2,库主要由,74,系列数字集成电路组成，包括时序电路宏模块和运算电路宏模块两大类，其中时序电路宏模块包括触发器、锁存器、计数器、分频器、多路复用器和移位寄存器，运算电路宏模块包括逻辑预算模块、加法器、减法器、乘法器、绝对值运算器、数值比较器、编译码器和奇偶校验器。,对于这些小规模的集成电路，在数字电路课程中有详细的介绍。他们的调入方法和,Megafunction,库中的宏模块是一样的，只是端口和参数无法设置。,计数器,74161,设计举例,模,10,计数器,仿真结果,模,10,计数器仿真波形,3.1,基于,Quartus,II,软件，用,D,触发器设计一个,2,分频电路，并做波形仿真，在此基础上，设计一个,4,分频和,8,分频电路，做波形仿真。,。,3.2,基于,Quartus,II,软件，用,7490,设计一个能计时（,12,小时）、计分（,60,分）和计秒（,60,秒）的简单数字钟电路。设计过程如下：,（,1,）先用,Quartus,II,的原理图输入方式，用,7490,连接成包含进位输出的模,60,的计数器，并进行仿真，如果功能正确，则将其生成一个部件；,（,2,）将,7490,连接成模,12,的计数器，进行仿真，如果功能正确，也将其生成一个部件；,（,3,）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满,12,小时后系统清,0,重新开始计时。,（,4,）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，能随意调整小时、分钟信号，增加整点报时功能等。,习 题,3,3.3,基于,Quartus,II,软件，用,74161,设计一个模,99,的计数器，个位和十位都采用,8421BCD,码的编码方式设计，分别用置,0,和置,1,两种方法实现，完成原理图设计输入、编译、仿真和下载整个过程。,3.4,基于,Quartus,II,软件，用,7490,设计一个模,71,计数器，个位和十位都采用,8421BCD,码的编码方式设计，完成原理图设计输入、编译、仿真和下载整个过程。,3.5,基于,Quartus,II,，用,74283,（,4,位二进制全加器）设计实现一个,8,位全加器，并进行综合和仿真，查看综合结果和仿真结果。,习 题,3.6,基于,Quartus,II,，用,74194,（,4,位双向移位寄存器）设计一个“,00011101”,序列产生器电路，进行编译和仿真，查看仿真结果。,3.7,基于,Quartus,II,软件，用,D,触发器和适当的门电路实现一个输出长度为,15,的,m,序列产生器，进行编译和仿真，查看仿真结果。,习 题,3.8,采用,Quartus,II,软件的宏功能模块,lpm_counter,设计一个模为,60,的加法计数器，进行编译和仿真，查看仿真结果。,3.9,采用,Quartus,II,软件的宏功能模块,lpm_rom,，用查表的方式设计一个实现两个,8,位无符号数加法的电路，并进行编译和仿真。,3.10,先利用,LPM_ROM,设计,4,位,4,位和,8,位,8,位乘法器各一个，然后用,Verilog,语言分别设计,4,位,4,位和,8,位,8,位乘法器，比较两类乘法器的运行速度和资源耗用情况。,3.11,用数字锁相环实现分频，假定输入时钟频率为,10MHz,，想要得到,6MHz,的时钟信号，试用,altpll,宏功能模块实现该电路。,习 题,