第8章--组合逻辑电路.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,08 六月 2025,第8章 组合逻辑电路,本章内容提要,重点：,（1）组合逻辑电路的结构与功能特点；,（2）组合逻辑电路的分析与设计方法；,（3）编码器、译码器、数据选择器、加法器、数值比较器,等组合逻辑电路的逻辑功能及应用。,难点：,（1）互斥编码器与优先编码器的功能区别；,（2）用3/8线译码器实现组合逻辑函数；,（3）用数据选择器实现组合逻辑函数；,（4）组合逻辑芯片的功能扩展。,8.1 组合逻辑电路的特点及分析设计方法,8.1.1 组合电路的特点,1.功能特点,组合电路在任意时刻的输出仅仅取决于该时刻输入信号的状态，而与该时刻之前电路的状态无关。简而言之，组合电路“无记忆性”。,图8-1所示是一个有多输入端和多输出端的组合电路框图，其中,A,1、,A,2、,A,m,为输入逻辑变量，,Y,1、,Y,2、,Yn,为输出逻辑变量，输出与输入之间的关系表示为,Y,1=,f,1（,A,1、,A,2、,A,m,）,Y,2=,f,2（,A,1、,A,2、,A,m,）,（8-1）,Yn,=,f,n（,A,1、,A,2、,A,m,）,图8-1,2.结构特点,组合电路之所以具有以上功能特点，归根结底是由于结构上满足以下特点：,（1）不包含记忆（存储）元件；,（2）不存在输出到输入的反馈回路。,需要指出的是，在第7章介绍的各种门电路均属于组合电路，它们是构成复杂组合电路的单元电路。,8.1.2 组合电路的一般分析方法,分析组合电路，就是根据已知的逻辑图，找出输出变量与输入变量之间的逻辑关系，从而确定电路的逻辑功能。分析组合电路，通常遵循以下步骤：,（1）根据给定逻辑图写出输出变量的逻辑表达式；,（2）用公式法或卡诺图法化简逻辑表达式；,（3）根据化简后的表达式列出真值表；,（4）根据真值表所反映的输出与输入变量的取值对应关系，说明电路的逻辑功能。,例8-1,试分析图8-2所示电路的逻辑功能。,解,（1）从输入端依次写出各门电路输出信号的逻辑表达式：,（2）列出逻辑函数真值表，如表8-1所示。,（3）逻辑功能分析,由真值表可知，当,A,、,B,、,C,中有多数个为,1,时，,F,即为,1,。因此，图8-2所示电路具有多数表决的功能，是一个多数表决电路。,例8-2,分析图8-3所示电路的逻辑功能。,解,（1）写逻辑表达式。,（2）化简。,图8-3,（或 ）,（3）由化简后的表达式列出真值表如表8-2所列。,（4）分析逻辑功能。,由真值表可知，只要,A,、,B,、,C,的取值不一样，输出,Y,就为,1,；否则，当,A,、,B,、,C,取值一样时，,Y,为,0,。所以，这是一个三变量的非一致电路。,例8-3,试分析图8-4所示电路的逻辑功能。,解,（1）写出图8-4的逻辑表达式。,（2）由逻辑表达式得真值表如表8-3所列。,（3）分析逻辑功能.,由真值表可知，当4个输入变量中有奇数个,1,时，输出为,1,；否则，输入变量中有偶数个,1,时，输出为,0,，这样根据输出结果就可以校验输入,1,的个数是否为奇数，因此图8-4所示电路是一个4输入变量的,奇校验电路,。,表8-3 例8-3真值表,A B C D Y A B C D Y,0 0 0 0 0 1 0 0 0 1,0 0 0 1 1 1 0 0 1 0,0 0 1 0 1 1 0 1 0 0,0 0 1 1 0 1 0 1 1 1,0 1 0 0 1 1 1 0 0 0,0 1 0 1 0 1 1 0 1 1,0 1 1 0 0 1 1 1 0 1,0 1 1 1 1 1 1 1 1 0,图8-3,8.1.3 组合电路的一般设计方法,组合电路的设计与分析过程相反，它是根据已知的逻辑问题，首先列出真值表，然后求出逻辑函数的最简表达式，继而画出逻辑图。组合电路的设计通常以电路简单、所用器件最少为目标。,前面介绍的用公式法和卡诺图法化简逻辑函数，就是为了获得最简表达式，以便使用最少的门电路组合成逻辑电路。但是由于在设计中普遍采用中、小规模集成电路，一片集成电路包括几个至几十个同一类型的门电路，因此应根据具体情况，尽可能减少所用器件的数目和种类，这样可以使组装好的电路结构紧凑，达到工作可靠的目的。,组合电路的设计可遵循以下步骤：,（1）设定输入、输出变量并进行逻辑赋值；,（2）根据功能要求列出真值表；,（3）根据真值表写出逻辑表达式并化成最简；,（4）根据最简表达式画出逻辑图。,例8-4,设计一个三人表决电路，要求实现：大多数人同意时，结果才能通过。,解,（1）设定变量并进行逻辑赋值。,用,A、B、C,表示三个人，即输入变量；用,Y,代表结果，即输出变量。且采用正逻辑赋值，,A、B、C,为,1,表示同意，为,0,表示不同意；,Y,为,1,表示结果通过，为,0,表示不通过。这种用字母表示特定事物的过程叫做设定变量，用二进制代码,0,和,1,表示事物两种相反状态的过程称为逻辑赋值。如果没有特别说明，一般均采用正逻辑进行赋值。,（2）根据题目要求列真值表，如表8-4所列。,（3）由真值表写出逻辑表达式并化简。,（4）画逻辑图。,若用,与非,门实现，则先求最简,与非-与非,表达式,逻辑图如图8-5所示。,图8-5,例8-5,设计一个燃油锅炉自动报警器。要求燃油喷嘴在 开启状态下，如锅炉水温或压力过高则发出报警信号。要求用,与非,门实现。,解,（1）设定变量并进行逻辑赋值。,将喷嘴开关、锅炉水温、压力分分别用,A,、,B,、,C,表示；,A,=,1,表示喷嘴开关打开，,A,=,0,表示喷嘴开关关闭；,B,、,C,为,1,表示温度、压力过高，为,0,表示温度、压力正常。报警信号作为输出变量用,F,表示，,F,=,0,表示正常，,F,=,1,报警。（2）根据题意列真值表，如表8-5所示。,（3）根据真值表写表达式并化为最简。,由于要求用,与非,门实现，所以需将表达式变换成,与非,-,与非,式。即,（4）画逻辑图。用,与非,门实现的逻辑图如图8-6所示。,例8-6,设,A,、,B,、,C,为某保密锁的3个按键，当A键单独按下时，锁既不打开也不报警；只有当,A,、,B,、,C,或者,A,、,B,或者,A,、,C,分别同时按下时，锁才能被打开，当不符合上述组合状态时，将发出报警信息，试分别用,与非,门和,或非,门设计此保密锁的逻辑电路。,解,（1）设定变量并进行状态赋值.,设,A,、,B,、,C,为三个按键，按下为,1,，不按为,0,。设,F,和,G,分别为开锁信号和报警信号，开锁为,1,，不开锁为,0,，报警为,1,，不报警为,0,。,（2）根据题意列真值表，如表8-6所示。,（3）根据真值表写表达式并化为最简。,若用,与非,门实现，需将表达式变换成,与非,-,与非,式。即,若用,或非,门实现，需将表达式变换成,或非,-,或非,式。根据第1章介绍的求,或非,-,或非,式的方法，可得,（4）画逻辑图。用,与非,门和,或非,门实现的逻辑图分别如图8-7和图8-8所示。,8.2 常用组合逻辑电路介绍,常用组合逻辑电路：,编码器、译码器、加法器、数据选择器、数值比较器、数据分配器、函数发生器等电路是常用的组合逻辑电路，它们经常、大量地出现在各种数字系统中。为了使用方便，已经将这些逻辑电路制成了中、小规模集成电路产品。在设计大规模集成电路时，也经常调用这些模块，作为所设计电路的组成部分。下面就分别介绍这些电路的工作原理及使用方法。,8.2.1 编码器,1.什么是编码,一般地说，用文字、符号或者数字表示特定事物的过程都可以叫做编码。例如，人一出生就要起名字，入学后被编上学号，运动员身上带的号码布等等，都属于编码。而数字电路中的编码，是指用二进制代码表示不同的事物。能够实现编码功能的电路称做编码器。,n,位二进制代码可以组成2,n,种不同的状态，也就可以表示2,n,个不同的信息。若要对,N,个输入信息进行编码，则满足,N,2,n,（8-2）,n,为二进制代码的位数，也即输入变量的个数。当,N,=2,n,时，是利用了,n,个输入变量的全部组合进行的编码，称为全编码，实现全编码的电路叫做,全编码器,（或称二进制编码器）；当,N,2,n,时，是利用了,n,个输入变量的部分状态进行的编码，称为,部分编码,。,2.二进制编码器,二进制编码器也叫全编码器，其框图如图8-9所示。,框图中，输入信号,I,1,、,I,2,I,2,n,为2,n,个有待于编码的信息，输出信号,Y,n,、,Y,n-1,Y,1,为,n,位二进制代码，其中,Yn,为代码的最高位，,Y,1,为最低位。例如，当,n,=3时，称为3位二进制编码器；当,n,=4时，称为4位二进制编码器。,图8-9,编码器的编码特点：,对于编码器而言，在编码过程中，一次只能有一个输入信号被编码，被编码的信号必须是有效电平，有效电平可能是高电平，也有可能是低电平，这与电路设计有关，不同编码器，其有效电平可能不同。例如，某个编码器的输入有效电平是高电平，表明只有当输入信号为高电平时才能被编码，而输入为低电平时不能被编码。对于输出的二进制代码来说，可能是原码，也有可能是反码，这也取决于电路设计中所选取的门电路的种类。例如，十进制数“9”的4位原码是,1001,，而反码是,0110,。,二进制编码器讨论：,二进制编码器又分为普通编码器和优先编码器。,（1）普通编码器,以3位二进制普通编码器为例。表8-7是该编码器的真值表，由表可以看出：,输入信号为低电平有效，因此输入信号“,I,”上面带有反号；,输入信号之间互相排斥，即不允许有两个或两个以上输入信号同时为有效电平，因此，这种普通编码器又称作互斥编码器。,输出信号为原码，所以“,Y,”上面没有反号，这种二进制编码器又可称作8线,-,3线（8/3线）编码器。,根据真值表可以写出输出变量,Y,2、,Y,1、,Y,0的表达式为：,由表达式画出逻辑电路图如图8-10（a）所示，图（b）是该3/8线互斥编码器的逻辑符号。,图8-10,（2）优先编码器,与普通编码器不同，优先编码器允许同时有几个输入信号为有效电平，但电路只能对其中优先级别最高的信号进行编码。,同样以8/3线优先编码器为例，设输入信号,I,7,I,0,为高电平有效（“,I,”上不带反号），输出为原码（,Y,2,、,Y,1,、,Y,0,上也没有反号）。若输入信号的优先级别依次为,I,7,、,I,6,、,I,1,、,I0,，则可以得到表8-8所列的真值表（表中“”表示取,0,取,1,均可）。显然，表中输入信号允许同时有多个为有效电平,1,。,由表8-8可分别写出,Y,2、,Y,1、,Y,0的表达式如下：,若用,与或非,门实现且反码输出，即输出为 、，则上面的式子可写成：,如果输入为低电平有效，即,反变量输入，则根据 、的表,达式可画出8/3线优先编码器的逻辑图，,如图8-11所示。特别地，当输入低电平,有效时，常将反相器的“o”画在输入端，,如图中G1G7。另外注意，图中为隐,含码，即当输入信号 均无输入时,（即 均为,1,），此时，、,均为,1,，此即的编码。,图8-11,（3）集成8/3线优先编码器,图8-12（a）是集成TTL 8/3线优先编码器74LS148的引脚排列图，图（b）是其逻辑符号，在理论分析中，采用的都是集成电路的逻辑符号。而集成电路的外部引脚排列图多用于实际连线中。表8-9是它的真值表。74LS148除了具备表8-,8所示的8/3线优先编码器的功能外，还增加了一些功能端 、和 。,图8-12,为使能端，低电平有效，即当 =,0,时，电路才处于工作状态，对输入,信号进行编码。否则，当 =,1,时，编码被禁止，输出为无效的高阻态，用,1,表示。和 分别称作选通输出端和扩展输出端，它们均用于编码器的级联,扩展。级联应用时将高位片的 端与低位片的 端连接起来，可以扩展编,码器的功能，并且要使 =,0,，必须 均为无效电平,1,。在级联应用时可作输出位的扩展端。,例8-7,试用两片8/3线优先编码器74LS148级联，构成16/4线编码器。,解,连线图如图8-13所示。,图8-13,是编码输入信号，低电平有效，优先级别最高，优先级别最,低；组成4位二进制反码作输出信号。当高位片无输入而低位片有输入,时（即 全为,1,，中至少有一个为,0,时），高位片的 =,0,，,低位片工作，=,1,，输出为 的编码,1000,1111,（反码）。当高位,片有输入时（即 中至少有一个为低电平时），高位片的 =,1,，低位,片停止工作，=,0,，输出为 的编码,0000,0111,（反码）。,3 十进制编码器,将10个输入信号,I,9,I,0分别编成对应的8421BCD码的电路称为十进制编码器，也称为,二-,十进制编码器或8421BCD码编码器。,计算机的键盘输入逻辑电路就是由编码器组成。图8-14所示是用十个按键和门电路组成的,8421BCD码编码器，其中,代表10个按键，即对应十进制数09的输入键，低电平有效；,A,、,B,、,C,、,D,为输出代码，组成4位8421BCD码，且为原码，,A,为代码的最高位，,D,为最低位。,GS,为控制使能标志，高电平有效，,GS,为高电平时，表明有信号输入，编码器工作，否则，,GS,为低电平时，无信号输入，编码器不工作。,图8-14,集成十进制编码器中，常见的是10线-4线优先编码器74LS147，图8-15（a）,所示为74LS147的引脚排列图，图8-15（b）是它的逻辑符号。74LS147的输入端,为 ，低电平有效，优先权从 到 依次降低；输出为 、，,组成4位8421BCD码，为最高位，为最低位，且输出为反码。,图8-15,例8-8,某医院有一、二、三、四号病室，每室设有呼叫按钮，同时在护士值班室内对应地装有一、二、三、四号指示灯。现在的情况是，四个病室的按钮可以同时按下，但值班室一次只有一盏灯亮，一号病室的优先权最高，四号病室的优先权最低。试用优先编码器74LS148和门电路设计满足上述要求的控制电路。,解,选取输入变量,B,1、,B,2、,B,3、,B,4分别表示一、二、三、四号病室的按钮，按下时变量为,0,，否则为,1,。用输出变量,L,1、,L,2、,L,3、,L,4分别表示一、二、三、四号指示灯，变量为,0,表示灯亮，否则表示灯灭。因为只要控制4盏灯，故,用二位输出即可。选用74LS148的低4位输入端 和低二位输出端 、,即可。控制电路的功能可用表8-10来描述。,由功能表可得,L,1,L,4的表达式为：,由表达式画出逻辑图如图8-16所示。,8.2.2 译码器,1.什么是译码,译码是指将输入的二进制代码译成对应的输出高、低电平信号或另外一个代码的过程。能够实现译码功能的电路叫作译码器。译码是编码的逆过程。,编码器是将,N,个输入信号用,n,变量的不同二进制组合表示出来，而译码器则是将,n,变量的不同二进制组合所表示的状态一一反映出来。若译码器有,n,个输入信号，,N,个输出信号，则应有,N,2,n,。当,N,=2,n,时，称为,全译码器,，也叫二进制译码器；当,N,2,n,时，称为,部分译码器,。,常用的译码器有二进制译码器、十进制译码器和显示译码器。,2.二进制译码器,图8-17是二进制译码器的框图。图中,A,1,An,是,n,个输入信号，组成,n,位二进制代码，,An,是代码的最高位，,A,1是代码的最低位，代码可能是原码，也可能是反码，若为反码，则“,A,”字母上面要带反号；,Y,1,Y,2,n,是输出信号，可能是高电平有效，也可能是低电平有效，若为低电平有效，则“,Y,”字母上要带反号。,图8-17,图8-18是集成3/8线译码器74LS138的逻辑图和引脚排列图，其中,S,1,、,是使能端，只有当,S,1,=,1,且 =,0,时，译码器才工作，否则，译码器处于非,工作状态。,、,图8-18,表8-11示出了74LS138的真值表。真值表能够全面清楚地反映电路的工作原,理。由74LS138的真值表可以看出，其输入信号为原码，,A,2是最高位；输出为,低电平有效，译码过程中，根据,A,2,A,1,A,0的取值组合，中的某一个输出为,低电平，且 （,i,=0，1，2，7），,m,i,为最小项。这一特点是全译码器所,共有的。据此，我们可以用集成译码器实现组合逻辑函数。,例8-9,用集成译码器并辅以适当门电路实现下列组合逻辑函数,解,要实现的是一个3变量的逻辑函数，因此应选用3/8线译码器，用74LS138。,（1）将所给表达式化成最小项之和形式。,（2）确定译码器输入逻辑变量。,令,A,2,A,1,A,0,=,ABC,（3）写出译码器输出逻辑表达式。,（4）把逻辑函数,Y,与译码器输出逻辑表达式相比较得：,（5）由表达式可知，需外接,与非,门实现，画出逻辑图如图8-19所示。,图8-19,例8-10,设,X,、,Z,均为3位二进制数，,X,为输入，,Z,为输出，要求二者之间有下述关系：当3,X,6时，,Z,=,X,+1；,X,3时，,Z,=0；,X,6时，,Z,=3。试用一片3/8线译码器构成实现上述要求的逻辑电路。,解,（1）按题意列出真值表，如表8-12所示。,（2）由真值表写出输出,Z,的表达式。,（3）确定译码器输入逻辑变量。,令,A,2,A,1,A,0,=,X,2,X,1,X,0,（4）写出译码器输出逻辑表达式（从略）。,（5）把,Z,2,、,Z,1,、,Z,0,与译码器输出逻辑表达式相比较得：,（6）画出逻辑图如图8-20所示。,例8-11,试用两片3/8线译码器74LS138构成4/16线译码器。,解,级联图如图8-21所示。其中,D,3,D,2,D,1,D,0为4位代码输入端，,D,3是最高位，当,D,3=,0,时，译码器（）工作，,D,3=,1,时，译码器（）工作。因此，可用,D,3作为选通信号，分别控制两个译码器轮流工作。,74LS138是计算机微处理器电路中最常用的地址译码器。典型的8位微处理器Intel8085A或Mototola6809有16根地址线（,A,0,A,15），微处理器通过地址线,A,0,A,15确定存储器的存储单元或外部设备，以达到交换数据的目的。,图8-21,3.十进制译码器,将8421BCD码翻译成10个对应的十进制数码的电路称为十进制译码器，也叫二-十进制译码器，它属于4/10线译码器。,图8-22示出了集成4/10线译码器74LS42的引脚排列图。它的输入为4位二进制代码,A,3,A,2,A,1,A,0,，,A,3,为最高位，,A,0,为最低位，并且是原码输入；输出信号是，共10个信号输出端，低电平有效。,图8-22,4.显示译码器,在实际中，被译出的信号经常需要直观地显示出来，这就需要显示译码器。显示译码器通常由译码电路、驱动电路和显示器等组成。常用的显示译码器将译码电路与驱动电路合于一身。,（1）显示器,在数字系统中，广泛使用七段字符显示器，或称七段数码管显示器。常用的七段显示器有半导体数码管显示器（LED）和液晶显示器（LCD），这里仅介绍半导体七段显示器。,图8-23（a）是七段显示器的示意图，它由,a,g,七个光段组成，每个光段都是一个发光二极管（Light Emitting Diode，简称LED）。根据需要，可让其中的某些段发光，即可显示出数字015，如图8-24所示。,图8-23,图8-24,注意：,七段显示器分共阴极接法和共阳极接法。当共阴极接法时，若需某段发光，则需使该段（a、b、g）为高电平；当共阳极接法时，若需某段发光，则需使该段（a、b、g）为低电平。如下图所示。,（2）集成4线-7段译码器,4线-7段集成译码器74LS247的输入是8421BCD码,A,3,A,2,A,1,A,0，并且是原,码；输出是 、，低电平有效，它要与共阳极接法的显示,器配合使用。表8-13和图8-25分别是74LS247的功能表（真值表）和引脚排列,图。下面对其中的几个功能端作一下介绍：,图8-25,为灯测试输入端，低电平有效。当 =,0,时，无论,A,3,A,0为何种输入组合，的,状态均为,0,，七段数码管全部发光，用以检查七,段显示器各字段是否能正常发光。,为灭零输入端，当 =,0,时，若,A,3,A,2,A,1,A,0,=,0000,，则所有光段均,灭，用以熄灭不必要的零，以提高视读的清晰度。例如03.20，前后的两个零是,多余的，可以通过在对应位加灭零信号（=,0,）的方法去掉多余的零。,为消隐输入/灭零输出端（一般共用一个输出端）。为消隐输,入端，它是为了降低显示系统的功耗而设置的，当 =,0,时，无论 、及,数码输入,A,3,A,0,状态如何，输出 状态均为,1,，七段数码管全灭，不显示,数字；当 =,1,时，显示译码器正常工作。正常显示情况下，必须接高电平或,开路，是级别最高的控制信号。,为灭零输出端，它主要用作灭零指示，当该片输入,A,3,A,2,A,1,A,0,=,0000,并熄,灭时，=,0,，将其引向低位片的灭零输入 端，允许低一位灭零。反之，,=,1,，说明本位处于显示状态，就不允许低一位灭零。,将灭零输入端 和灭零输出端 配合使用，即可实现多位十进制数码显,示系统的整数前和小数后的灭零控制。图8-26示出了灭零控制的连接方法，其整,数部分是将高位的 与 后一位的相连，而小数部分是将低位 的与前,一位的 相连。,图8-26,在图8-26所示电路的整数显示部分中，最高位译码器的 接地，端,始终处于有效电平，一旦此位的输入为,0,，就将进行灭零操作，并通过 端,将灭零输出的低电平向后一位传递，开启后一位的灭零功能。同样，在小数显,示部分，最低位译码器的灭零输入端端始终处于有效电平，一旦此位的输入为,0,，就将进行灭零操作，并通过 将灭零输出的低电平向前传递，开启前一,位的灭零功能。依此方法，就可把整数前和小数后的多余的零灭掉。例如，若,七位数为0042.300，则显示42.3；若为9113.101则显示9113.101；若为,0513.072则显示513.072；若为6103.140则显示6103.14。,8.2.3 加法器,在数字电路中，常需要进行加、减、乘、除等算术运算，而减法和乘、除运算均可化做若干步加法运算来实现。因此，加法器是构成算术运算的基本单元。,1.半加器和全加器,加法器分半加器和全加器。所谓半加，是指两个1位二进制数相加，没有低位来的进位的加法运算，实现半加运算的电路称半加器。,全加是指两个同位的加数和来自低位的进位3个数相加的运算，实现全加的电路叫全加器。例如，两个4位二进制数,A,=,A,3,A,2,A,1,A,0,=,1011,，,B,=,B,3,B,2,B,1,B,0,=,1110,相加，,A、B,两数的最低位（最右边一位）进行的是半加运算，即只有,A,0,和,B,0,两个数相加，没有低位来的进位；而高三位都是带进位的加法运算，都是三个数相加，是全加运算。,半加器和全加器的逻辑符号分别如图8-27（a）、（b）所示。,图8-27,若用,A,i,、,B,i,表示,A、B,两个数的第,i,位，用,C,i-1,表示来自低位的进位，用,S,i,表示全加和，用,C,i,表示送给高位（第,i,+1位）的进位，那么根据全加运算的规则便可以列出全加器的真值表，如表8-14所列。,根据真值表可得：,若用,与,门、,或,门实现，则可根据上述,S,i,和,C,i,的表达式直接画出如图8-28所示的逻辑电路图。,图8-28,若要用,与或非,门实现，则需先求出 和 的最简,与或,表达式，再取反得到,最简,与或非,表达式，然后画出逻辑电路图。在表8-14中，合并函数值为,0,的项并,化简即可得到 和 的最简,与或,表达式,再取反后，得：,用,与或非,门实现的逻辑电路图如图8-29所示。,图8-29,2.集成全加器及其应用,74H183、74LS183是集成双全加器，它是在1个芯片中封装了两个功能相同且相互独立的全加器，功能表同表8-14，引脚排列图如图8-30所示，图中“NC”表示没有用的“空引脚”。,把4个全加器（例如两片74LS183）依次级联起来，便可构成4位串行进位加法器，如图8-31所示。,串行进位加法器电路结构简单，工作过程的分析一目了然，但工作速度教低。为了提高工作速度，出现了超前进位加法器。,图8-30,图8-31,8.2.4 数值比较器,比较两个二进制数,A,和,B,大小关系的电路称为数值比较器。比较的结果有3种情况，,A,B,、,A,=,B,、,A,B,，分别通过3个输出端给以指示。,1.1位数值比较器,1位数值比较器是比较两个1位二进制数大小关系的电路。它有两个输入端,A,和,B,，3个输出端,Y,0（,A,B,）、,Y,1（A=B,）和,Y,2（AB）。,根据1位数值比较器的定义，可列出真值表如表3-18所列。,根据表8-15可得,画出逻辑图，如图8-32所示。,图8-32,2.4位数值比较器,4位数值比较器是比较两个4位二进制数大小关系的电路，一般由4个1位数值比较器组合而成。输入是两个相比较的4位二进制数,A,=,A,3,A,2,A,1,A,0,、,B,=,B,3,B,2,B,1,B,0,，输出同1位数值比较器，也是3个输出端。其真值表如表8-16所列。由真值表可以看出：,（1）4位数值比较器实现比较运算是依照“高位数大则该数大，高位数小则该数小，高位相等看低位”的原则，从高位到低位依次进行比较而得到的。,（2）,I,（,A,B,）、,I,（,A,=,B,）、,I,（,A,B,）是级联输入端，应用级联输入端可以扩展比较器的位数，方法是将低位片的输出,Y,0（,A,B,）、,Y,1（,A,=,B,）和,Y,2（,A,B,）分别与高位片的级联输入端,I,（,A,B,）、,I,（,A,=,B,）、,I,（,A,B,）相连。不难理解，只有当高位数相等，低4位比较的结果才对输出起决定性的作用。,3.集成数值比较器及其应用,74LS85（74HC85）是集成4位数值比较器，图8-33是它的引脚排列图。用多片数值比较器级联，可以实现更多位数的数值比较器，即实现功能扩展。,例8-12,试用两片4位数值比较器74LS85组成8位数值比较器。,解,根据以上分析，两片数值比较器级联，只要将低位片的输出,Y,0（,A,B,）、,Y,1（,A,=,B,）,和,Y,2（AB）,分别与高位片的级联输入端,I,（,A,B,）、,I,（,A,=,B,）、,I,（,A,B,）相连，再将低位片的,I,（,A,B,）、,I,（,A,B,）接地，,I,（,A,=,B,）接高电平即可，如图8-34所示。,图8-33,图8-34,例8-12实际是采用串联方式扩展数值比较器的位数，当位数较多且要满足一定的速度要求时，可以采取并联方式。图8-35所示为16位数值比较器的原理图。比较方法是：采用两级比较方式，将16位数按高低位次序分成4组，每组4位，各组的比较是并行进行的。将每组的比较结果再经4位比较器进行比较后得出结果。显然，从数据输入到稳定输出只需两倍的4位比较器的延迟时间，若用串联方式，则16位的数值比较器从输入到稳定输出需要4倍的4位比较器的延迟时间。,图8-35,8.2.5 数据选择器,根据输入地址码的不同，从多路输入数据中选择一路进行输出的电路称为数据选择器，又称多路开关。在数字系统中，常利用数据选择器将多条传输线上的不同数字信号按要求选择其中之一送到公共数据线上。,图8-36是数据选择器的结构框图。设地址输入端有,n,个，这,n,个地址输入端组成,n,位二进制代码，则输入端最多可有2,n,个输入信号，但输出端却只有一个。,根据输入信号的个数，数据选择器可分为4选1、8选1、16选1数据选择器等。,图8-36,1.4选1数据选择器,图8-37（a）是4选1数据选择器的逻辑图，图（b）是其框图。图中,D,0,D,3,为4个数据输入端，,Y,为输出端，,A,1,A,0,为地址输入端，,S,为选通（使能）输入端，低电平有效。,图8-37,分析图8-37（a）所示电路，可写出输出信号,Y,的表达式：,当,S,=,0,时，,Y,=,0,，数据选择器不工作；当,S,=,1,时，,，此时，根据地址码,A,1,A,0的不同，将从,D,0,D,3,中选出1个数据输出。如果地址码,A,1,A,0,依次改变，由,00,01,10,11,，则输出端将依次输出,D,0,、,D,1,、,D,2,、,D,3,，这样就可以将并行输入的代码变,为串行输出的代码了。,4选1数据选择器的典型电路是74LS153。74LS153实际上是双4选1数据选择器，其内部有两片功能完全相同的4选1数据选择器，表8-17是它的真值表。是选通输入端，低电平有效。,4选1数据选择器的典型电路是74LS153。74LS153实际上是双4选1数据选择器，其内部有两片功能完全相同的4选1数据选择器，表8-17是它的真值表。是选通输入端，低电平有效。,74LS153的引脚排列图和逻辑符号分别如图8-38（a）、（b）所示。,图8-38,2.8选1数据选择器,集成8选1数据选择器74LS151也有一个使能端 ，低电平有效；两个互,补输出端,Y,和 ，其输出信号相反。其表达式可写为：,当,ST,=,0,时，,Y,=,0,，数据选择器不工作；当,ST,=,1,时，根据地址码,A,2,A,1,A,0的不同，将从,D,0,D,7,中选出一个数据输出。图8-39所示为74LS151的引脚排列图和逻辑符号。,图8-39,3.数据选择器的典型应用,（1）数据选择器的功能扩展,利用选通端及外加辅助门电路可以实现数据选择器的功能扩展，以达到扩展通道的目的。例如，用两个4选1数据选择器（可选1片74LS153）通过级联，构成8选1数据选择器，其连线图如图8-40所示。当,A,=,0,时，选中第一块4选1数据选择器，根据地址码,BC,的组合，从,D,0,D,3,中选一路数据输出；当,A,=,1,时，选中第二块，根据,BC,的组合，从,D,4,D,7,中选一路数据输出。,图8-40,再如，用两片8选1数据选择器（74LS151）通过级联，可以扩展成16选1数据选择器，连线图如图8-41所示。,图8-41,（2）实现逻辑函数,用数据选择器也可以实现逻辑函数，这是因为数据选择器输出信号逻辑表达式具有以下特点：具有标准,与或,表达式的形式；提供了地址变量的全部最小项；一般情况下，输入信号,Di,可以当成一个变量处理。而且我们知道，任何组合逻辑函数都可以写成唯一的最小项表达式的形式，因此，从原理上讲，应用对照比较的方法，用数据选择器可以不受限制地实现任何组合逻辑函数。如果函数的变量数为,k,，那么应选用地址变量数为,n,=,k,或,n,=,k,-1的数据选择器。,例8-13,用数据选择器实现下列函数,解,函数变量个数为4，则可选用地址变量为3的8选1数据选择器实现，这里选用74LS151。将函数,F,的前三个变量,A、B、C,作为8选1数据选择器的地址码,A,2,A,1,A,0,，剩下一个变量,D,作为数据选择器的的输入数据。已知8选1数据选择器的逻辑表达式为:,比较,Y,与,F,的表达式可知：,D,0,=,D,1,=,D,D,2,=1,D,3,=0,D,4,=,D D,5,=,D,6,=1,D,7,=0,根据以上结果画出连线图，如图8-42所示。,用74LS151也可实现3变量逻辑函数。,图8-42,例8-14,试用数据选择器实现逻辑函数,F,=,AB,+,BC,+,AC,。,解,将函数表达式,Y,整理成最小项之和形式,比较逻辑表达式,F,和8选1数据选择器的逻辑表达式,Y,，最小项的对应关系为,F,=,Y,，则,A,=,A,2,，,B,=,A,1,，,C,=,A,0,，,Y,中包含,F,的最小项时，函数,Dn,=,1,，未包含最小项时，,Dn,=,0,。于是可得：,D,0,=,D,1,=,D,2,=,D,4,=,0,D,3,=,D,5,=,D,6,=,D,7,=,1,根据上面分析的结果，画出连线图，如图8-43所示。,图8-43,8.2.6 数据分配器,根据输入地址码的不同，将一个数据源输入的数据传送到多个不同输出通道的电路称为数据分配器，又叫多路分配器。如一台计算机的数据要分时传送到打印机、绘图仪和监控终端中去，就要用到数据分配器。,根据输出端的个数，数据分配器可分为 1路-4路、1路-8路、1路-16路数据分配器等。下面以1路-4路数据分配器为例介绍。,图8-44所示为1路-4路数据分配器的结构框图。其中，1个输入数据用,D,表示；两个地址输入端用,A,1,A,0,表示；4个数据输出端，用,Y,0,、,Y,1,、,Y,2,、,Y,3,表示。,图8-44,令,A,1,A,0,=,00,时，选中输出端,Y,0,，即,Y,0,=,D,；,A,1,A,0,=,01,时，选中输出端,Y,1，即,Y,1,=,D,；,A,1,A,0,=,10,时，选中输出端,Y,2,，即,Y,2,=,D,；,A,1,A,0,=,11,时，选中输出端,Y,3,，即,Y,3,=,D,。根据此约定，可列出真值表如表8-18所列。,由表8-18所列真值表，可直接得到：,根据上式可画出如图8-44所示的逻辑电路图。,数据分配器可以用唯一地址译码器实现。例如，用3/8线译码器74LS138作数据分配器，可以根据输入端,A,2,A,1,A,0,的不同状态，把数据分配到8个不同的通道上去，即实现1路-8路数据分配器的作用。用74LS138作为数据分配器的逻辑原理图如图8-45所示。,图中，将,S,3,接低电平，,S,1,作为使能端，高电平有效，,A,2,、,A,1,和,A,0,做为选择通道地址输入，,S,2,作为数据输入端。例如，当,S,1,=,1,，,A,2,A,1,A,0,=010时，由74LS138的功能表可得,而其它输出端均为无效电平,1,。因此，当地址,A,2,A,1,A,0,=,010,时，只有输出端,Y,2,得到与输入端相同的数据波形。,图8-45,8.3 组合电路中的竞争冒险,8.3.1 竞争冒险的概念及产生原因,在图8-46（a）所示电路中，若输入信号,A、B,的波形分别如图（b）和（c）所示，理想情况下，输出,Y,的波形分别如图（b）和（c）所示，,Y,=,0,。,图8-46,竞争,：实际门电路是有延迟的。当输入信号,A,经反相器G1成为,B,信号时，这个过程需要经过G1的传输延迟时间，,B,信号的变化落后于,A,信号的变化，当,A,由低电平变为高电平时，,B,还处于高电平状态，这一瞬间，,Y,出现了过渡干扰脉冲（又称毛刺）。如图8-47（a）所示。一般来说，当有关门的输入有两个或两个以上信号发生改变时，由于这些信号是经过不同路径传输来的，使得它们状态改变的时刻有先有后，这种时差引起的现象称为竞争。,图8-47,冒险：,但是，有竞争现象的电路不一定产生毛刺。仍是图8-46（a）电路，若信号,A、B,的变化如图8-47（b）所示，虽然两个信号同时向相反方向变化了、门G1、G2具有同样的延迟时间、,B,信号的变化同样落后于,A,信号的变化，但由图8-47（b）可以看出，并没有产生瞬态过渡干扰脉冲，即没产生毛刺。可见，电路中有竞争现象只是存在产生干扰脉冲的危险而已，故称之为竞争冒险。,8.3.2 竞争冒险的消除方法,为了消除竞争冒险现象，常用的方法有：,1.引入封锁脉冲,引入封锁脉冲就是在电路中引入一个负脉冲，使得在输入信号发生竞争的时间内，把可能产生干扰脉冲的门封住，图8-48（a）中的负脉冲,P,1就是这样的封锁脉冲。当,A、B,同时变化时，,P,1=,0,，封住,与,门,G,2，因而消除了干扰脉冲。值得注意，封锁脉冲,P,1必须要与信号转换时间同步且脉冲宽度大于电路状态转换过程的过渡时间。,图8-48,2.引入选通脉冲,图8-48（a）中的正脉冲,P,2即是引入的选通脉冲。在一般情况下使,P,2=,0,，,与,门G2处于封闭状态，将可能产生竞争冒险现象出现干扰脉冲的时间控制在此范围内；只有当,P,2=,1,时，电路才处于