xilinx-FPGA的配置设计(课堂PPT).ppt

,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第,6,章,FPGA,的下载配置电路设计,1,内容提要,本章介绍了,Xilinx,公司的,FPGA,下载配置模式，,Virtex-,系列器件下载配置流程、模式和电路设计，,Altera,公司的下载电缆的结构和下载模式，,Altera,公司的下载电缆的配置电路设计，,Altera,公司的配置芯片和配置芯片构成的配置电路设计。,2,知识要点：,下载配置模式,下载配置流程,下载电缆,配置芯片,配置电路设计,3,教学建议,:,本章的重点是掌握,Xilinx,公司和,Altera,公司的,FPGA,器件的下载配置电路设计。建议学时数为,4,学时。注意区分,Xilinx,公司和,Altera,公司的,FPGA,器件的下载配置电路设计的不同点。注意同一公司，不同下载模式的下载配置电路的设计也是不同的。注意不同型号的配置芯片使用方法以及配置电路的设计，多个器件配置电路的连接方法。本章给出了一些典型的设计例，学习中可以通过改变器件型号和配置模式，进行配置电路设计的练习，加深对问题的理解。,4,6.1 Xilinx,的,FPGA,下载配置电路设计,6.1.1 Xilinx FPGA,的下载配置模式,针对不同的器件类型和应用场合，,Xilinx,公司为其,FPGA,系列产品提供了多种下载配置模式，如下所示：,5,1.JTAG,模式,JTAG,模式是基于,IEEE1149.1,和,IEEE1532,的下载配置模式，通过,TDI,（数据输入）、,TDO,（数据输出）、,TMS,（测试模式）和,TCK,（测试时钟）等四根信号线实现,FPGA,的下载与配置。在,JATG,模式中需要其他可编程微控制器的支持。,6,2.Parallel,模式,Parallel,模式仅支持,Virtex,系列和,Spartan,系列器件，通过,8bit,的并行数据下载，实现,FPGA,的高速配置。,Parallel,模式的配置时钟,CCLK,由,FPGA,外部提供。,7,3.Master Serial,模式,Master Serial,模式支持,Xilinx,公司的所有,FPGA,产品。,Master Serial,模式通过读取串行,PROM,的数据，实现,FPGA,的在线配置。在,Master Serial,模式中必须使用,Xilinx,公司专用的,PROM,。,Master Serial,模式的配置时钟,CCLK,源于,FPGA,内部。,8,4.Slave Serial,模式,Slave Serial,模式支持,Xilinx,公司的所有,FPGA,产品。,Slave Serial,模式类似于,Master Serial,模式，但其配置时钟,CCLK,由,FPGA,外部提供。在,Slave Serial,模式中需要其他可编程微控制器支持,。,9,5.Master Select MAP,模式,Master Serial MAP,模式支持,Virtex-,等,FPGA,产品。,Master Serial MAP,模式通过读取串行,PROM,的数据，实现,FPGA,的在线配置。在,Master Select MAP,模式中必须使用,Xilinx,公司专用的,PROM,。,Master Serial MAP,模式的配置时钟,CCLK,源于,FPGA,内部。,10,6.Slave Select MAP,模式,Slave Select MAP,模式支持,Virtex-,等,FPGA,产品。,Slave Select MAP,模式类似于,Master Serial MAP,模式，但其配置时钟,CCLK,由,FPGA,外部提供。在,Slave Select MAP,模式中需要其他可编程微控制器的支持。,11,6.1.1 Xilinx FPGA,的下载配置模式,Xilinx,公司提供两种,PROM,对其,FPGA,系列产品进行在线配置。其中，,XC1800,系列,PROM,可多次擦写，支持,JTAG,在线编程。,XC1700,系列,PROM,为一次性编程器件，不支持,JTAG,在线编程。使用第三方编程器对,Xilinx,公司的,PROM,系列产品进行下载配置时，需要对,FPGA,设计文件进行格式转换,。在同一个,FPGA,的下载配置电路中，为了满足不同应用要求，可以通过改变,FPGA,的,M2,、,M1,和,M0,管脚连接，实现,FPGA,下载配置模式的切换，即利用同一下载配置电路可以实现多种下载配置模式。,12,在实际应用中，使用嵌入式下载配置方式，可以节约成本和简化,PCB,板设计。嵌入式下载配置利用微处理器或其他可编程控制器件，对,FPGA,产品进行下载配置。在嵌入式下载配置过程中，,M2,、,M1,、,M0,引脚端应设置为,JTAG,、,Slave Serial,或,Slave Select MAP,模式，下载配置的数据可以存放在,Xilinx,公司专用,PROM,或其他存储器件中。当,M2,、,M1,、,M0,设置为,Slave Serial,模式时，通过控制,PROG,B,引脚端，可以实现,FPGA,的重新配置。当,M2,、,M1,、,M0,设置为,Slave Select MAP,模式时，通过控制,PROG,B,、,RDWR,B,和,CS,B,引脚端，可以实现,FPGA,的重新配置和部分配置,。,13,6.1.2 Virtex-,系列器件下载配置电路设计,Xilinx,公司不同类型的,FPGA,器件下载配置模式不完全相同，下面以,Virtex-,系列器件为例说明,Xilinx,公司的,FPGA,的下载配置设计过程。,14,Virtex-,系列器件的下载配置流程,Virtex-,系列器件的下载配置流程如图,6.1.1,所示，主要包括：,（,1,）,Power Up,（加电）,Power Up,是,Virtex-,系列器件的加电过程。其中，内核电压,VCCINT,1.5V,，,I,OBank 4,的,VCCO,和,VCCAUX,的供电电压应大于,1.5V,。,（,2,）,Clear Configuration Memory,（清配置存储器）,清配置存储器的触发条件是将,PROG,B,引脚端置低，并保持低电平大于,300ns,。,FPGA,的所有与配置无关的引脚端将保持,3,态，,INIT-B,和,DONE,引脚端为低电平。,15,（,3,）初始化,将,INIT-B,引脚端置为高电平，采样模式控制引脚端（,Sample Mode Pins,），并读入,M2,、,M1,和,M0,。如果在初始化过程中保持,INIT-B,为低电平，可以延迟配置数据的下载过程。,Master Serial/Master Select MAP CCLK Begins,（,Master Serial/Master Select MAP,模式,CCLK,启动）。,（,4,）,Load Configuration Data Frames,（下载配置数据）,在配置数据的下载过程中，将对配置数据进行,CRC,校验（,CRC Correct,）。如果,CRC,出现错误，,INIT-B,引脚端将被重新置为低电平，并终止器件的启动过程。,16,（,5,）器件启动（,Start-Up,）,Virtex-,系列器件的器件启动顺序可以在软件中改动，其默认的启动顺序是：释放,DONE,引脚端；将,GTS,置低，激活所有,1,O,引脚端；将,GWE,置位，释放所有的,RAM,和逻辑单元；将,EOS,置位。,17,图,6.1.1 Virtex-,系列器件的下载配置流程,18,Virtex-,系列器件下载配置模式设置,Virtex-,系列器件支持,“,Master Serial Programming Mode,”,、,“,Master SelectMAP Programming Mode,”“,Slave Serial Programming Mode,”“,Slave SelectMAP Programming Mode,”“,JTAG/Boundary Scan Programming Mode,”,。设置,Virtex-,系列器件的,M2,、,M1,、,M0,引脚端状态，可以确定下载配置模式，如表,6.1.1,所示,。,19,20,表,6.1.2 Virtex-,系列器件与下载配置电路有关的引脚端,21,3.Virtex-,系列器件的下载配置电路设计,（,1,）,Virtex-,下载配置端,在,Virtex-,系列器件中与下载配置电路有关的引脚端如表,6.1.2,所示。应注意的是：,Virtex-,系列器件中与下载配置有关的引脚端，有一部分是专用引脚端，另一部分是可以作为用户,1,O,的复用引脚端。考虑到设计的稳定性，建议不使用这部分复用引脚端。,22,（,2,）,Virtex-,加电要求,为保证,Virtex-,系列器件的正常加电，,Xilinx,公司在,Virtex-,数据手册中规定：,VCCINT,、,VCCAUX,和,Vcco,的加电过程既不应快于,1ms,，也不应慢于,50ms,。,Virtex-,加电过程中的最小电流要求不同型号是不同的，设计时需要根据具体的型号设计下载配置电路。,VCCINT,、,VCCAUX,和,Vcco,的加电顺序没有具体要求。一般，在保证,VCCINT,和,Vcco,的电气参数情况下，采用先,VCCINT,后,Vcco,的加电顺序，将提高,FPGA,系统的使用稳定性。,23,（,3,）,Virtex-,下载配置电路设计,设计过程中，首先应该熟悉下载配置引脚端和,Virtex-,加电要求，然后依据选定的下载配置模式进行下载配置电路设计。,Xilinx,公司针对不同类型的,FPGA,器件提供了相应的下载配置电路，,XIlinx,公司提供的,Virtex-,系列器件下载配置电路如图,6.1.2,图,6.1.9,所示。,24,图,6.1.2,为使用,System ACE,（,System Advanced Configuration Environment,）配置,Virtex-,的下载配置电路，电路利用,ACE Controller,（,ACE,微控制器）和,ACE CompactFlash,完成,Virtex-,的下载配置。图,6.1.3,为使用,CPLD,和,PROM,配置,Virtex-,的下载配置电路图,6.1.4,为使用,EPROM,配置,Virtex-,的下载配置电路。图,6.1.5,为,Master Serial Mode,配置电路。图,6.1.6,为,Master/Slave Serial Mode,配置电路。图,6.1.7,为,Master SelectMAP Programming Mode,配置电路。图,6.1.8,为,Slave SelectMAP Mode,配置电路。图,6.1.9,为,JTAG Mode,配置电路。,25,图,6.1.2,使用,System ACE,配置,Virtex-,的下载配置电路,26,图,6.1.3,使用,CPLD,和,PROM,配置,Virtex-,的下载配置电路,27,图,6.1.4,使用,EPROM,配置,Virtex-,的下载配置电路,28,图,6.1.5 Master Serial Mode,配置电路,29,图,6.1.6 Master/Slave Serial Mode,配置电路,30,图,6.1.7 Master SelectMAP Mode,配置电路,31,图,6.1.8 Slave SelectMAP Mode,配置电路,32,图,6.1.9 JTAG Mode,配置电路,33,