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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考，不能作为科学依据。本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考!,计算机系统概论,第 一 章,习 题 与 题 解,1/285,1.,什么是,计算机系统,、计算机,硬件,和计算机,软件,？硬件和软件哪个,更主要,？解：,P3,计算机系统,计算机硬件、软件和数据通信设备物理或逻辑,综合体,。,计算机硬件,计算机,物理实体,。,计算机软件,计算机运行所需,程序,及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，所以,一样主要,。,2/285,5.,冯,诺依曼计算机特点,是什么？解：冯氏计算机,特点,是：,P9 ,由运算器、控制器、存放器、输入设备、输出设备,五大部件组成,；,指令和数据以,同一形式,（二进制形式）存于存放器中；,指令由操作码、地址码,两大部分,组成；,指令在存放器中,次序存放,，通常,自动次序取出执行,；,以,运算器为中心,（原始冯氏机）。,3/285,7.,解释以下概念：,主机、,CPU,、主存、存放单元、存放元件、存放基元、存放元、存放字、存放字长、存放容量、机器字长、指令字长。解：,P10,主机,是计算机硬件,主体,部分，,由,CPU+MM,（主存或内存）组成；,CPU,中央处理器（机），是计算机硬件,关键,部件，,由运算器,+,控制器,组成；,4/285,主存,计算机中存放正在运行程序和数据存放器，为计算机主要工作存放器，可随机存取；,存放单元,可,存放一个机器字,并,含有特定存放地址,存放单位；,存放元件,存放一位二进制信息,物理元件，是存放器中最小存放单位，又叫,存放基元,或,存放元,，,不能单独存取；,存放字,一个存放单元所存二进制代码,逻辑单位,；,5/285,存放字长,一个存放单元所存,二进制代码位数,；,存放容量,存放器中可存二进制代码,总量,；,机器字长,CPU,能,同时处理,数据位数；,指令字长,一条指令,二进制代码,位数；,6/285,8.,解释以下,英文缩写汉字含义,：,CPU,、,PC,、,IR,、,CU,、,ALU,、,ACC,、,MQ,、,X,、,MAR,、,MDR,、,I/O,、,MIPS,、,CPI,、,FLOPS,解：,CPU,Central Processing Unit,，,中央处理机（器），,见,7,题；,PC,Program Counter,，,程序计数器,，,存放当前欲执行指令地址,，并可,自动计数形成下一条指令地址,计数器；,IR,Instruction Register,，,指令存放器,，,存放当前正在执行指令,存放器；,7/285,CU,Control Unit,，,控制单元,（部件），控制器中,产生微操作命令序列,部件，为控制器关键部件；,ALU,Arithmetic Logic Unit,，,算术逻辑运算单元,，运算器中,完成算术逻辑运算,逻辑部件；,ACC,Accumulator,，,累加器,，运算器中运算前存放操作数、运算后,存放运算结果,存放器；,MQ,Multiplier-Quotient Register,，,乘商存放器,，乘法运算时,存放乘数,、除法时,存放商,存放器。,8/285,X,此字母没有专指缩写含义，能够用作任一部件名，在此表示,操作数存放器,，即运算器中工作存放器之一，用来,存放操作数,；,MAR,Memory Address Register,，,存放器地址存放器,，内存中用来,存放欲访问存放单元地址,存放器；,MDR,Memory Data Register,，,存放器数据缓冲存放器,，主存中用来,存放,从某单元,读出,、或,写入,某存放单元,数据存放器,；,9/285,I/O,Input/Output equipment,，,输入,/,输出设备,，为输入设备和输出设备总称，用于计算机,内部和外界信息转换与传送,；,MIPS,Million Instruction Per Second,，,每秒执行百万条指令数,，为计算机运算速度指标一个,计量单位,；,CPI,Cycle Per Instruction,，,执行一条指令所需时钟周期数,，计算机运算速度指标,计量单位,之一；,10/285,FLOPS,Floating Point Operation Per Second,，,每秒浮点运算次数,，计算机运算速度,计量单位,之一。,11/285,10.,指令和数据,都存于存放器中,计算机怎样,区分,它们？解：计算机硬件主要,经过不一样时间段,来区分指令和数据，即：,取指周期,（或取指微程序）取出既为指令，,执行周期,（或对应微程序）取出既为数据。另外也可,经过地址起源区分,，从,PC,指出存放单元取出是指令，由,指令地址码,部分提供操作数地址。,返回,目录,12/285,系 统 总 线,第 三 章,13/285,1.,什么是,总线,？总线传输有何,特点,？为了减轻总线负载，总线上,部件,应具备什么特点？解：总线是,多个部件共享,传输部件；总线传输,特点,是：某一时刻只能有一路信息在总线上传输，,即分时使用；,为了减轻总线负载，总线上部件应经过,三态驱动缓冲电路,与总线连通。,14/285,4.,为何要设置,总线判优控制,？常见集中式总线控制有,几个,？各有何,特点,？哪种方式响应时间,最快,？哪种方式对电路故障,最敏感,？解：总线判优控制,处理多个部件同时申请总线时使用权分配问题,；常见集中式总线控制有,三种,：链式查询、计数器查询、独立请求；,特点：,链式查询方式连线简单，易于扩充，,对电路故障最敏感,；计数器查询方式,优先级设置较灵活,，对故障不敏感，连线及控制过程较复杂；独立请求方式,判优速度最快,，但硬件器件用量大，连线多，成本较高。,15/285,5.,解释以下概念,：总线主设备（或主模块）、总线从设备（或从模块）、总线传输周期和总线通信控制。解：,总线主设备,（主模块）,指一次总线传输期间，,拥有总线控制权,设备（模块）；,总线从设备,（从模块）,指一次总线传输期间，,配合,主设备完成传输设备（模块），它只能,被动接收,主设备发来命令；,16/285,总线传输周期,总线完成,一次完整而可靠传输,所需时间；,总线通信控制,指总线传送过程中双方,时间配合方式,。,17/285,6.,试,比较同时通信和异步通信,。解：,同时通信,由统一时钟控制通信,，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率显著下降。适合于速度差异不大场所；,异步通信,不由统一时钟控制通信，,部件间,采取应答方式,进行联络，控制方式较同时复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提升总线工作效率。,18/285,8.,为何说,半同时通信同时保留,了同时通信和异步通信特点？解：,半同时通信,既能像,同时通信,那样,由统一时钟控制,，又能像,异步通信,那样,允许传输时间不一致,，,所以,工作效率介于二者之间,。,19/285,10.,为何要设置,总线标准,？你知道当前,流行总线标准,有哪些？什么叫,plug and play,？,哪些总线有,这一特点？解：总线标准设置,主要处理不一样厂家各类模块化产品,兼容,问题；当前流行总线标准有：,ISA,、,EISA,、,PCI,等；,plug and play,即插即用,，,EISA,、,PCI,等含有此功效。,20/285,11.,画一个含有,双向传输功效总线,逻辑图。解：此题实际上是要求设计一个,双向总线收发器,，,设计要素为,三态,、,方向、使能,等控制功效实现，可参考,74LS245,等总线缓冲器芯片内部电路。,逻辑图,以下：,（,n,位）,G,DIR,A1,B1,An,Bn,21/285,12.,设数据总线上接有,A,、,B,、,C,、,D,四个存放器，要求选取适当,74,系列芯片,，完成以下逻辑设计：（,1,）设计一个电路，在同一时间实现,D,A,、,D,B,和,D,C,存放器间传送；（,2,）设计一个电路，实现以下操作：,T0,时刻完成,D,总线；,T1,时刻完成,总线,A,；,T2,时刻完成,A,总线；,T3,时刻完成,总线,B,。,22/285,解：（,1,）采取,三态输出,D,型存放器,74LS,374,做,A,、,B,、,C,、,D,四个存放器，其,输出可直接挂总线,。,A,、,B,、,C,三个存放器输入,采取同一脉冲打入,。注意,-OE,为,电平控制,，与打入脉冲间时间配合关系为：,-OE,：,令：,BUS,A=BUSB=BUSC=CP,；,D,BUS=-OE,；,当,CP,前沿到来时，将,D,A,、,B,、,C,。,23/285,现以,8,位总线为例，设计此电路，以下列图示：,数据总线,D7,D0,BUS,A,1Q 8Q,OE,1D 8D,374,D,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,1Q 8Q,OE,1D 8D,374,C,BUSC,BUSB,BUSD,D,BUS,C,BUS,B,BUS,A,BUS,24/285,（,2,）存放器设置同（,1,），因为本题中发送、接收不在同一节拍，所以总线需设,锁存器缓冲,，锁存器采取,74LS373,（电平使能输入）。节拍、脉冲配合关系以下：,时钟：,CLK,：,节拍电平：,Ti,：,打入脉冲：,Pi,：,图中，脉冲,包,在电平中，为了,留有较多,传送时间，脉冲设置在靠近电平,后沿处,。,25/285,节拍、脉冲分配逻辑以下：,二位,格雷,码同,步计,数器,1,&,&,&,&,1,1,1,G Y0,Y1,1/2139,Y2,A,B Y3,1,CLK,P0,P1,P2,P3,T0,T1,T2,T3,-T0,-T1,-T2,-T3,26/285,节拍、脉冲时序图以下：,时钟：,CLK,：,输出：,T0,：,T1,：,T2,：,T3,：,输入：,P0,：,P1,：,P2,：,P3,：,27/285,以,8,位总线为例，电路设计以下：,（图中，,A,、,B,、,C,、,D,四个存放器与数据总线连接方法同上。）,=1,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,BUSB,D,BUS,C,BUS,B,BUS,A,BUS,BUS,A,1Q 8Q,OE,1D 8D,374,D,BUSD,1Q 8Q,OE G,1D 8D,373,1Q 8Q,OE,1D 8D,BUSC,374,C,=1,T1 T3 T0 T2,数据总线（,D7D0,）,令：,A,BUS=-T2,D,BUS=-T0,BUS,A=P1,BUS,B=P3,返回目录,28/285,存 储 器,第 四 章,29/285,4.,说明存取周期和存取时间,区分,。解：存取周期和存取时间主要,区分,是：,存取时间仅为完成一次操作时间,，而存取周期不但包含操作时间，还包含操作后线路,恢复时间,。即：,存取周期,=,存取时间,+,恢复时间,5.,什么是存放器,带宽,？若存放器数据总线宽度为,32,位，存取周期为,200ns,，则存放器带宽是多少？解：存放器带宽指,单位时间内从存放器进出信息最大数量,。存放器带宽,=1/200ns X 32,位,=160M,位,/,秒,=20MB/S=5M,字,/,秒,30/285,6.,某机字长为,32,位，其存放容量是,64KB,，,按字编址,它寻址范围是多少？若主存,以字节编址,，试画出主存字地址和字节地址分配情况。解：存放容量是,64KB,时，,按字节编址寻址范围就是,64KB,，则：,按字寻址范围,=64KX8/32=16K,字,按字节编址时主存地址分配图以下：,0,1,2,3,6,5,4,65534,65532,7,65535,65533,字地址,HB,字节地址,LB,0,4,8,65528,65532,31/285,7.,一个容量为,16KX32,位存放器，其,地址线和数据线总和,是多少？当选取以下不一样规格存放芯片时，各需要多少片？,1KX4,位，,2KX8,位，,4KX4,位，,16KX1,位，,4KX8,位，,8KX8,位 解：,地址线和数据线总和,=14+32=46,根,；各需要片数为：,1KX4,：,16KX32,/,1KX4=16X8=,128,片,2KX8,：,16KX32,/,2KX8=8X4=,32,片,4KX4,：,16KX32,/,4KX4=4X8=,32,片,16KX1,：,16KX32,/,16KX1=,32,片,4KX8,：,16KX32,/,4KX8=4X4=,16,片,8KX8,：,16KX32,/,8KX8=2X4=,8,片,32/285,9.,什么叫,刷新,？,为何,要刷新？说明刷新有,几个方法,。解：,刷新,对,DRAM,定时,进行,全部重写,过程；,刷新原因,因,电容泄漏,而引发,DRAM,所存信息衰减需要,及时补充,，所以安排了定时刷新操作；,惯用刷新方法,有三种,集中式,、,分散式、异步式,。,集中式：,在最大刷新间隔时间内，,集中安排,一段时间进行刷新；,分散式：,在每个读,/,写周期之后,插入一个,刷新周期，无,CPU,访存死时间；,异步式：,是集中式和分散式,折衷,。,33/285,10.,半导体存放器芯片,译码驱动方式,有几个？解：半导体存放器芯片译码驱动方式有,两种,：,线选法,和,重正当,。,线选法：,地址译码信号只,选中同一个字全部位,，结构简单，费器材；,重正当：,地址,分行,、,列两部分译码,，行、列译码线,交叉点,即为所选单元。这种方法经过行、列译码信号,重合,来选址，也称,矩阵译码,。可大大节约器材用量，是,最惯用,译码驱动方式。,34/285,11.,画出用,1024X4,位,存放芯片组成一个容量为,64KX8,位,存放器逻辑框图。要求将,64K,分成,4,个页面,，每个页面分,16,组,，指出共需多少片存放芯片。解：设采取,SRAM,芯片，,总片数,=64KX8,位,/1024X4,位,=64X2=,128,片,题意分析,：本题设计存放器结构上分为,总体,、,页面、组三级,，所以画图时也应分三级画。首先应确定各级容量：,页面容量,=,总容量,/,页面数,=64KX8,位,/4 =,16KX8,位,；,35/285,组容量,=,页面容量,/,组数,=16KX8,位,/16=,1KX8,位,；,组内片数,=,组容量,/,片容量,=1KX8,位,/1KX4,位,=,2,片,；,地址分配：,1KX4,SRAM,1KX4,SRAM,A,90,-WE,-CSi,D,7,D,6,D,5,D,4,D,3,D,2,D,1,D,0,页面号 组号 组内地址,2 4 10,组逻辑图以下：（,位扩展,）,1KX8,36/285,页面逻辑框图：（,字扩展,）,1KX8,（组,0,）,1KX8,（组,1,）,1KX8,（组,2,）,1KX8,（组,15,）,组,译,码,器,4:16,-CS0,-CS1,-CS2,-CS15,A,90,-WE D,70,A10,A11,A12,A13,-CEi,16KX8,37/285,存放器逻辑框图：（,字扩展,）,16KX8,（页面,0,）,16KX8,（页面,1,）,16KX8,（页面,2,）,16KX8,（页面,3,）,页,面,译,码,器,2:4,A14,A15,-CE0,-CE1,-CE2,-CE3,A130 -WE D70,38/285,12.,设有一个,64KX8,位,RAM,芯片，试问该芯片共有多少个,基本单元,电路（简称存放基元）？欲设计一个含有上述一样多存放基元芯片，要求对芯片字长选择应满足,地址线和数据线总和为最小,，试确定这种芯片地址线和数据线，并说明有,几个,解答。解：,存放基元总数,=64KX8,位,=512K,位,=,2,19,位,；,思绪,：如要满足地址线和数据线总和最小，应尽可能把存放元安排在,字向,，因为地址位数和字数成,2,幂,关系，可很好地,压缩,线数。,39/285,设地址线根数为,a,，数据线根数为,b,，则片容量为：,2,a,Xb,=2,19,；,b=2,19-a,；若,a=19,，,b=1,，总和,=,19+1=,20,；,a=18,，,b=2,，总和,=,18+2=20,；,a=17,，,b=4,，总和,=17+4=21,；,a=16,，,b=8,，总和,=16+8=24,；,由上可看出：,片字数越少，片字长越长，引脚数越多。,片字数、片位数均按,2,幂改变,。,结论：,假如满足地址线和数据线总和为最小，这种芯片引脚分配方案有,两种,：地址线,=,19,根,，数据线,=,1,根,；或地址线,=,18,根,，数据线,=,2,根,。,40/285,13.,某,8,位,微型机,地址码为,18,位,，若使用,4KX4,位,RAM,芯片组成模块板结构存放器，试问：（,1,）该机所允许,最大主存空间,是多少？（,2,）若每个模块板为,32KX8,位,，共需,几个,模块板？（,3,）每个模块板内共有,几片,RAM,芯片？（,4,）共有,多少片,RAM,？（,5,）,CPU,怎样,选择,各模块板？,41/285,解：,（,1,）,2,18,=256K,，则该机所允许最大主存空间是,256KX8,位,（或,256KB,）；（,2,）模块板总数,=256KX8/32KX8 =,8,块,；（,3,）板内片数,=32KX8,位,/4KX4,位,=8X2=,16,片,；（,4,）总片数,=16,片,X8=,128,片,；（,5,）,CPU,经过,最高,3,位地址译码,选板，,次高,3,位地址译码,选片。地址格式分配以下：,板地址 片地址 片内地址,3 3 12,17 15 14 12 11 0,42/285,14.,设,CPU,共有,16,根地址线,，,8,根数据线,，并用,-MREQ,（低电平有效）作访存控制信号，,R/-W,作读写命令信号（高电平为读，低电评为写）。现有以下存放芯片：,ROM,（,2KX8,位，,4KX4,位，,8KX8,位），,RAM,（,1KX4,位，,2KX8,位，,4KX8,位），及,74138,译码器和其它,门电路,（门电路自定）。试从上述规格中选取适当芯片，画出,CPU,和存放芯片连接图。要求：（,1,）,最小,4K,地址,为,系统,程序区，,409616383,地址范围为,用户,程序区；（,2,）指出,选取,存放芯片类型及数量；（,3,）详细,画出,片选逻辑。,43/285,解：（,1,）,地址空间分配图,：,4K,（,ROM,）,4K,（,SRAM,）,4K,（,SRAM,）,4K,（,SRAM,）,04095,40968191,819212287,1228816383,65535,Y0,Y1,Y2,Y3,A15=1,A15=0,44/285,（,2,）,选片,：,ROM,：,4KX4,位：,2,片,；,RAM,：,4KX8,位：,3,片,；（,3,）,CPU,和存放器连接逻辑图,及,片选逻辑,：,4KX4,ROM,74138,（,3,：,8,）,4KX4,ROM,4KX8,RAM,4KX8,RAM,4KX8,RAM,-CS0 -CS1 -CS2 -CS3,-MREQ,A15,A14,A13,A12,C,B,A -Y0,-G2A -G2B,G1,+5V,CPU,A110,R/-W,D30,D74,-Y1,-Y2,-Y3,45/285,15.CPU,假设同上题，现有,8,片,8KX8,位,RAM,芯片与,CPU,相连，试回答：（,1,）用,74138,译码器画出,CPU,与存放芯片,连接图,；（,2,）写出每片,RAM,地址范围,；（,3,）假如运行时发觉不论往哪片,RAM,写入数据后，以,A000H,为起始地址存放芯片都有与其,相同,数据，分析,故障原因,。（,4,）依据（,1,）连接图，若出现地址线,A13,与,CPU,断线,，并,搭接,到,高电平,上，将出现什么,后果,？,46/285,解：（,1,）,CPU,与存放器芯片连接逻辑图：,CPU,8KX8,SRAM,74138,（,3,：,8,）,R/-W,D70,A120,8KX8,SRAM,8KX8,SRAM,8KX8,SRAM,-G2A,-G2B,A,B,C,-MREQ,A13,A14,A15,-CS0 -CS1 -CS2 -CS7,+5V,G1,47/285,（,2,）地址空间分配图：,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,8KX8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,08191,819216383,1638424575,2457632767,3276840959,4096049151,4915257343,5734465535,48/285,（,3,）假如运行时发觉不论往哪片,RAM,写入数据后，以,A000H,为起始地址存放芯片都有与其相同数据，则根本,故障原因,为：该存放芯片,片选输入端,很可能,总是处于低电平,。可能情况有：,1,）该片,-CS,端与,-WE,端,错连,或,短路,；,2,）该片,-CS,端与,CPU,-MREQ,端,错连,或,短路,；,3,）该片,-CS,端与,地线,错连,或,短路,；在此，假设芯片与译码器本身都是好。,49/285,（,4,）假如地址线,A13,与,CPU,断线,，并,搭接到高电平,上，将会出现,A13,恒为“,1”,情况。此时存放器只能寻址,A13=1,地址空间，,A13=0,另二分之一地址空间将永远访问不到,。若对,A13=0,地址空间进行访问，只能错误地访问到,A13=1,对应空间中去。,50/285,17.,某机字长,16,位,，常规存放空间为,64K,字,，若想不改用其它高速存放芯片，而使访存速度提升到,8,倍,，可采取什么办法？画图说明。解：若想不改用高速存放芯片，而使访存速度提升到,8,倍，可采取,多体交叉存取技术,，图示以下：,0,8,M0,8K,1,9,M1,8K,2,10,M2,8K,3,11,M3,8K,4,12,M4,8K,5,13,M5,8K,6,14,M6,8K,7,15,M7,8K,存放管理,存放总线,51/285,8,体交叉访问时序：,开启,M0,：,开启,M1,：,开启,M2,：,开启,M3,：,开启,M4,：,开启,M5,：,开启,M6,：,开启,M7,：,t,单体存取周期,由图可知：每隔,1/8,个存取周期就可在存放总线上取得一个数据。,返回,目录,52/285,23.,画出,RZ,、,NRZ,、,NRZ1,、,PE,、,FM,写入数字串,1011001,写入电流波形图,。,解：,RZ,：,NRZ,：,NRZ1,：,PE,：,FM,：,1 0 1 1 0 0 1,t,t,t,t,t,53/285,24.,以写入,1001 0110,为例，比较调频制和改进调频制写电流波形图。解：写电流波形图以下：,FM:,MFM:,MFM:,1 0 0 1 0 1 1 0,t,t,1 0 0 1 0 1 1 0,频率提升一倍后,MFM,制。,t,54/285,比较：,1,）,FM,和,MFM,写电流在,位周期中心处,改变规则,相同,；2）,MFM,制除连续一串“0”时,两个0周期交界处,电流,仍改变,外，,基本取消了位周期起始处电流改变；,3）,FM,制统计一位二进制代码,最多两次,磁翻转，,MFM,制统计一位二进制代码,最多一次,磁翻转，所以,MFM,制统计密度可,提升一倍,。上图中示出了在,MFM,制时,位周期时间缩短一倍,情况。由图可知，当,MFM,制统计密度,提升一倍,时，其写电流频率与,FM,制写电流频率,相当,；,55/285,4）因为,MFM,制并不是每个位周期都有电流改变，故自同时脉冲分离需依据,相邻两个位周期读出信息,产生，自同时技术比,FM,制,复杂,得多。,56/285,25.,画出,调相制,统计,01100010,驱动,电流,、统计,磁通,、感应,电势,、,同时,脉冲及,读出,代码等几个波形。解：,I,：,：,e,：,T,：,D,：,0 1 1 0 0 0 1 0,t,t,t,t,t,57/285,26.,磁盘组有,六片,磁盘，每片有,两个,统计面，存放区域,内径,22,厘米,，,外径,33,厘米,，,道密度,为,40,道,/,厘米,，,内层密度,为,400,位,/,厘米,，,转速,2400,转,/,分,，问：（,1,）共有多少,存放面,可用？（,2,）共有多少,柱面,？（,3,）盘组,总存放容量,是多少？（,4,）,数据传输率,是多少？,58/285,解：（,1,）若,去掉两个保护面,，则共有：,6 X 2-2=,10,个存放面可用,；（,2,）有效存放区域,=,（,33-22,）,/2=5.5cm,柱面数,=40,道,/cm X 5.5=,220,道,（,3,）内层道周长,=22,=69.08cm,道容量,=400,位,/cmX69.08cm =,3454B,面容量,=3454B X 220,道,=,759,，,880B,盘组,总容量,=759,，,880B X 10,面,=,7,，,598,，,800B,59/285,（,4,）,转速,=2400,转,/60,秒,=,40,转,/,秒,数据传输率,=3454B X 40,转,/,秒,=,138,，,160 B/S,27.,某磁盘存放器,转速,为,3000,转,/,分,，共有,4,个统计盘面,，,每毫米,5,道,，每道统计信息,12 288,字节,，最小磁道直径为,230mm,，共有,275,道,，求：（,1,）磁盘存放器,存放容量,；（,2,）,最高位密度,（最小磁道位密度）和,最低位密度,；（,3,）磁盘,数据传输率,；（,4,）,平均等候时间,。,60/285,解：（,1,）,存放容量,=275,道,X12 288B/,道,X4,面,=,13 516 800B,（,2,）,最高位密度,=12 288B/230,=17B/mm=,136,位,/mm,（向下取整）,最大磁道直径,=230mm+275,道,/5,道,X2 =230mm+110mm=340mm,最低位密度,=12 288B/340,=11B/mm=,92,位,/mm,（向下取整）,（,3,）磁盘,数据传输率,=12 288B X 3000,转,/,分,=12 288B X 50,转,/,秒,=,614 400B/S,（,4,）,平均等候时间,=1/50/2=,10ms,返回目录,61/285,输入输出系统,第 五章,62/285,1.I/O,有哪些编址方式？各有何特点？解：惯用,I/O,编址方式有两种：,I/O,与内存统一编址和,I/O,独立编址,；,特点,：,I/O,与内存统一编址方式,I/O,地址采取,与主存单元地址完全一样,格式，,I/O,设备和主存占用,同一个,地址空间，,CPU,可,像访问主存一样,访问,I/O,设备，,不需要安排专门,I/O,指令,。,I/O,独立编址方式时机器为,I/O,设备专门安排一套完全不一样于主存地址格式地址编码，此时,I/O,地址与主存地址是,两个独立空间,，,CPU,需要经过,专门,I/O,指令,来访问,I/O,地址空间。,63/285,6.,字符显示器接口电路中配有,缓冲存放器,和,只读存放器,，各有何作用？解：显示缓冲存放器作用是支持屏幕扫描时重复,刷新,；只读存放器作为,字符发生器,使用，他起着将字符,ASCII,码转换为字形点阵,信息作用。,64/285,8.,某计算机,I/O,设备采取异步串行传送方式传送字符信息。字符信息格式为,一位起始位、七位数据位、一位校验位和一位停顿位。,若要求每秒钟传送,480,个字符,，那么该设备数据传送速率为多少？解：,480,10=4800,位,/,秒,=4800,波特；,波特,是数据传送速率波特率,单位,。,65/285,10.,什么是,I/O,接口,?,为何要,设置,I/O,接口？,I/O,接口怎样,分类,？解：,I/O,接口,普通指,CPU,和,I/O,设备间,连接部件,；,I/O,接口分类方法很多，主要有：按,数据传送方式,分有,并行,接口和,串行,接口,两种,；按,数据传送控制方式,分有,程序控制,接口、,程序中止,接口、,DMA,接口三种。,66/285,12.,结合,程序查询方式接口,电路，说明其工作过程。解：,程序查询接口工作过程,以下（以输入为例）：,1,）,CPU,发,I/O,地址,地址总线,接口,设备选择器译码,选中，发,SEL,信号,开命令接收门；,2,）,CPU,发,开启,命令,D,置,0,，,B,置,1,接口向设备发开启命令,设备开始工作；,3,）,CPU,等候,，输入设备读出数据,DBR,；,4,）外设工作,完成,，完成信号,接口,B,置,0,，,D,置,1,；,5,）准备,就绪,信号,控制总线,CPU,；,6,）,输入,：,CPU,经过,输入指令,（,IN,）将,DBR,中数据取走；,67/285,若为,输出,，除数据传送方向相反以外，其它操作与输入类似。工作过程以下：,1,）,CPU,发,I/O,地址,地址总线,接口,设备选择器译码,选中，发,SEL,信号,开命令接收门；,2,）,输出,：,CPU,经过,输出指令,（,OUT,）将数据放入接口,DBR,中；,3,）,CPU,发,开启,命令,D,置,0,，,B,置,1,接口向设备发开启命令,设备开始工作；,4,）,CPU,等候,，输出设备将数据,从,DBR,取走；,5,）外设工作,完成,，完成信号,接口,B,置,0,，,D,置,1,；,6,）准备,就绪,信号,控制总线,CPU,，,CPU,可经过指令,再次,向接口,DBR,输出数据，进行第二次传送。,68/285,13.,说明,中止向量地址,和,入口地址,区分和联络。解：中止向量地址和入口地址,区分,：,向量地址,是硬件电路（向量编码器）产生中止源内存地址编号，,中止入口地址,是中止服务程序首址。中止向量地址和入口地址,联络,：中止向量地址可了解为中止服务程序,入口地址指示器,（入口地址地址），经过它访存可取得中止服务程序入口地址。,69/285,14.,在什么条件下，,I/O,设备能够向,CPU,提出,中止请求,？解：,I/O,设备向,CPU,提出中止请求,条件,是：,I/O,接口中设备工作完成状态为,1,（,D=1,），中止屏蔽码为,0,（,MASK=0,），且,CPU,查询中止时，中止请求触发器状态为,1,（,INTR=1,）。,15.,什么是,中止允许触发器,？它有何作用？解：中止允许触发器是,CPU,中止系统中一个部件，他起着开关中止作用（即中止,总开关,，则中止屏蔽触发器可视为中止,分开关,）。,70/285,16.,在什么,条件,和什么,时间,，,CPU,能够,响应,I/O,中止请求？解：,CPU,响应,I/O,中止请求,条件和时间,是：当中止允许状态为,1,（,EINT=1,），且,最少有一个中止请求,被查到，则在,一条指令执行完,时，响应中止。,17.,某系统对输入数据进行取样处理，每抽取一个输入数据，,CPU,就要中止处理一次，将取样数据存至存放器缓冲区中，该中止处理需,P,秒,。另外，缓冲区内每存放,N,个,数据，主程序就要将其取出进行处理，这个处理需,Q,秒,。试问该系统能够,跟踪到每秒多少次中止请求？,71/285,解：这是一道求,中止饱和度,题，要,注意,主程序对数据处理不是中止处理，所以,Q,秒不能算在中止次数内。,N,个数据所需处理时间,=P,N+Q,秒 平均每个数据所需处理时间,=,（,P,N+Q,）,/N,秒；求倒数得：该系统,跟踪到每秒中止请求数,=N/,（,P,N+Q,）次。,72/285,19.,在程序中止方式中，磁盘申请中止优先权高于打印机。当打印机正在进行打印时，磁盘申请中止请求。试问,是否要将打印机输出停下来,，等磁盘操作结束后，打印机输出才能继续进行？为何？解：这是一道,多重中止,题，因为磁盘中止优先权高于打印机，所以,应将打印机输出停下来,，等磁盘操作结束后，打印机输出才能继续进行。因为打印机速度比磁盘输入输出速度慢，而且暂停打印不会造成数据丢失。,73/285,22.CPU,对,DMA,请求和中止请求响应时间,是否一样,？为何？解：,CPU,对,DMA,请求和中止请求响应时间,不一样,，因为两种方式交换速度相差很大，所以,CPU,必须以更短时间间隔查询并响应,DMA,请求（,一个存取周期末,）。,24.DMA,工作方式中，,CPU,暂停方式和周期挪用方式,数据传送流程,有何不一样？画图说明。解：两种,DMA,方式工作流程见下页，其,主要区分在于传送阶段，现行程序是否完全停顿访存。,74/285,停顿,CPU,访存,方式,DMA,工作流程以下：,现行程序,CPU DMAC I/O,DMA,预处理：,向,DMAC,送,MM,缓冲区,首址；,I/O,设备,地址；,交换个数；,开启,I/O,现行程序,开始工作,开启,I/O,准备,就绪,DMA,请求,I/O,数据送,BR,或,(BR),送,I/O,总线请求,现行程序,A,A,数据传送：,响应，,停顿,CPU,访存,准备下,个数据,(AR),送,MM(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,就绪,DMA,请求,现,行,程,序,等,待,B,I/O,数据送,BR,或,(BR),送,I/O,C,D,让出,总线,75/285,CPU DMAC I/O,B C D,准备下个数据,(AR),送,(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,中止请求,现行程序,响应中止,后处理：,中止服务程序：,校验、错误检测、停顿外设,或再开启及初始化。,现行程序,I/O,停顿,WC=0,现,行,程,序,等,待,76/285,周期窃取方式,DMA,工作流程以下：,现行程序,CPU DMAC I/O,DMA,预处理：,向,DMAC,送,MM,缓冲区,首址；,I/O,设备,地址；,交换个数；,开启,I/O,现行程序,开始工作,开启,I/O,准备,就绪,DMA,请求,I/O,数据送,BR,或,(BR),送,I/O,总线请求,现行程序,A,A,数据传送：,响应，,让出一个,MM,周期,准备下,个数据,(AR),送,MM(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,就绪,DMA,请求,现行程序,总线请求,B,I/O,数据送,BR,或,(BR),送,I/O,C,D,77/285,CPU DMAC I/O,B C D,数据传送：,响应，,让出一个,MM,周期,准备下个数据,(AR),送,(MAR),；,(AR)+1,；,R/W,(BR),送,MDR,；,WC,减,1,；,中止请求,现行程序,响应中止,后处理：,中止服务程序：,校验、错误检测、停顿外设,或再开启及初始化。,现行程序,I/O,停顿,WC=0,78/285,25.,假设某设备向,CPU,传送信息最高频率是,40K,次,/,秒,，而对应中止处理程序其执行时间为,40,s,，试问该外设,是否可用程序中止,方式与主机交换信息，为何？解：该设备向,CPU,传送信息时间间隔,=1/40K=0.025,10,3,=,25s 40,s,则：该外设,不能用程序中止方式,与主机交换信息，因为其中止处理程序执行速度比该外设交换速度慢。,79/285,26.,设磁盘存放器转速为,3000,转,/,分,，分,8,个扇区,，每扇区存放,1K,字节,，主存与磁盘存放器数据传送宽度为,16,位,（即每次传送,16,位）。假设一条指令最长执行时间是,25,s,，是否可采取,一条指令执行结束时响应,DMA,请求,方案，为何？若不行，应采取什么方案？,80/285,解：先算出磁盘传送速度，然后和指令执行速度进行比较得出结论。道容量,=1KB,816=1K 8 8 16 =1K 4=4K,
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