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单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考，不能作为科学依据。本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考!,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考，不能作为科学依据。本资料仅供参考，不能作为科学依据。谢谢。本资料仅供参考!,计算机系统概论,第一章,1/336,什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更主要？,解：,P3,计算机系统,计算机硬件、软件和数据通信设备物理或逻辑,综合体,。,计算机硬件,计算机,物理实体,。,计算机软件,计算机运行所需,程序,及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，所以,一样主要,。,2/336,5.,冯,诺依曼计算机特点是什么？,解：冯氏计算机,特点,是：,P8 ,由运算器、控制器、存放器、输入设备、输出设备,五大部件组成,；,指令和数据以,同一形式,（二进制形式）,存于存放器中；,指令由操作码、地址码,两大部分,组成；,指令在存放器中,次序存放,，通常,自动次序取出执行,；,以,运算器为中心,（原始冯氏机）。,3/336,7.,解释概念：主机、,CPU,、主存、存放单元、存放元件、存放基元、存放元、存放字、存放字长、存放容量、机器字长、指令字长。,解：,主机,是计算机硬件,主体,部分，,由,CPU+MM,（主存或内存）组成；,CPU,中央处理器（机）,，是计算机硬件,关键,部件，,由运算器,+,控制器,组成；（早期运、控不在同一芯片上）,4/336,主存,计算机中存放,正在运行,程序和数据存放器，为计算机主要工作存放器，可随机存取；,(,由存放体、各种逻辑部件及控制电路组成）,存放单元,可,存放一个机器字,并,含有特定存放地址,存放单位；,存放元件,存放一位二进制信息,物理元件，是存放器中,最小,存放单位，又叫,存放基元,或,存放元,，,不能单独存取,；,存放字,一个存放单元所存二进制代码,逻辑单位,；,5/336,存放字长,一个存放单元所存,二进制代码位数,；,存放容量,存放器中可存二进制代码,总量,；（通常主、辅存容量分开描述）,机器字长,CPU,能,同时处理,数据位数；,指令字长,一条指令,二进制代码,位数；,6/336,8.,解释以下,英文缩写汉字含义,：,CPU,、,PC,、,IR,、,CU,、,ALU,、,ACC,、,MQ,、,X,、,MAR,、,MDR,、,I/O,、,MIPS,、,CPI,、,FLOPS,解：全方面回答应分,英文全称,、,汉字名,、,汉字解释,三部分。,CPU,Central Processing Unit,，,中央处理机（器），,汉字解释,见,7,题，,略,；,PC,Program Counter,，,程序计数器,，,存放当前欲执行指令地址,，并可,自动计数形成下一条指令地址,计数器；,7/336,IR,Instruction Register,，,指令存放器,，,存放当前正在执行指令,存放器；,CU,Control Unit,，,控制单元,（部件），控制器中,产生微操作命令序列,部件，为控制器关键部件；,ALU,Arithmetic Logic Unit,，,算术逻辑运算单元,，运算器中,完成算术逻辑运算,逻辑部件；,ACC,Accumulator,，,累加器,，运算器中运算前存放操作数、运算后,存放运算结果,存放器；,8/336,MQ,Multiplier-Quotient Register,，,乘商存放器,，乘法运算时,存放乘数,、除法时,存放商,存放器。,X,此字母没有专指缩写含义，能够用作任一部件名，在此表示,操作数存放器,，即运算器中工作存放器之一，用来,存放操作数,；,MAR,Memory Address Register,，,存放器地址存放器,，内存中用来,存放欲访问存放单元地址,存放器；,9/336,MDR,Memory Data Register,，,存放器数据缓冲存放器,，主存中用来,存放,从某单元,读出,、或,写入,某存放单元,数据存放器,；,I/O,Input/Output equipment,，,输入,/,输出设备,，为输入设备和输出设备总称，用于计算机,内部和外界信息转换与传送,；,MIPS,Million Instruction Per Second,，,每秒执行百万条指令数,，为计算机运算速度指标一个,计量单位,；,10/336,CPI,Cycle Per Instruction,，,执行一条指令所需时钟周期数,，计算机运算速度指标,计量单位,之一；,FLOPS,Floating Point Operation Per Second,，,每秒浮点运算次数,，计算机运算速度,计量单位,之一。,11/336,11.,指令和数据都存于存放器中,计算机怎样区分它们？,解：计算机硬件主要经过不一样时间段来区分指令和数据，即：取指周期（或取指微程序）取出既为指令，执行周期（或对应微程序）取出既为数据。另外也可经过地址起源区分，从,PC,指出存放单元取出是指令，由指令地址码部分提供操作数地址。,12/336,系 统 总 线,第 三 章,13/336,1.,什么是,总线,？总线传输有何,特点,？为了减轻总线负载，总线上,部件都,应具备什么特点？解：总线是,多个部件共享,传输部件；总线传输,特点,是：某一时刻只能有一路信息在总线上传输，,即分时使用；,为了减轻总线负载，总线上部件应经过,三态驱动缓冲电路,与总线连通。,14/336,4.,为何要设置,总线判优控制,？常见集中式总线控制有,几个,？各有何,特点,？哪种方式响应时间,最快,？哪种方式对电路故障,最敏感,？解：总线判优控制,处理多个部件同时申请总线时使用权分配问题,；常见集中式总线控制有,三种,：链式查询、计数器查询、独立请求；,特点：,链式查询方式连线简单，易于扩充，,对电路故障最敏感,；计数器查询方式,优先级设置较灵活,，对故障不敏感，连线及控制过程较复杂；独立请求方式,判优速度最快,，但硬件器件用量大，连线多，成本较高。,15/336,5.,解释概念：总线宽度、总线带宽、总线复用、总线主设备（或主模块）、总线从设备（或从模块）、总线传输周期、总线通信控制。,解：,总线宽度,指数据总线位（根）数，用,bit,（位）作单位。,总线带宽,指总线在单位时间内能够传输数据总量，相当于总线数据传输率，等于总线工作频率,与,总线宽度（字节数）乘积。,总线复用,指两种不一样性质且不一样时出现信号分时使用同一组总线，称为总线“多路分时复用”。,16/336,总线主设备,（主模块）,指一次总线传输期间，,拥有总线控制权,设备（模块）；,总线从设备,（从模块）,指一次总线传输期间，,配合,主设备完成传输设备（模块），它只能,被动接收,主设备发来命令；,总线传输周期,总线完成,一次完整而可靠传输,所需时间；,总线通信控制,指总线传送过程中双方,时间配合方式,。,17/336,6.,试,比较,同时通信和异步通信。解：,同时通信,由统一时钟控制通信,，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率显著下降。适合于速度差异不大场所；,异步通信,不由统一时钟控制通信，,部件间,采取应答方式,进行联络，控制方式较同时复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提升总线工作效率。,18/336,为何说,半同时通信同时保留,了同时通信和异步通信特点？解：,半同时通信,既能像,同时通信,那样,由统一时钟控制,，又能像,异步通信,那样,允许传输时间不一致,，,所以,工作效率介于二者之间,。,19/336,10.,什么是,总线标准,？为何要,设置,总线标准？当前,流行,总线标准有哪些？什么是,即插即用,？,哪些,总线有这一特点？解：,总线标准,可了解为系统与模块、模块与模块之间互连标准界面。总线标准,设置,主要处理不一样厂家各类模块化产品,兼容,问题；当前流行总线标准有：,ISA,、,EISA,、,PCI,等；,即插即用,指任何扩展卡插入系统便可工作。,EISA,、,PCI,等含有此功效。,20/336,11.,画一个含有,双向传输功效总线,逻辑图。解：此题实际上是要求设计一个,双向总线收发器,，,设计要素为,三态、方向、使能,等控制功效实现，可参考,74LS245,等总线缓冲器芯片内部电路。,逻辑图,以下：,（,n,位）,G,DIR,A1,B1,An,Bn,使能,控制,方向,控制,21/336,错误设计：,CPU,MM,I/O,1,I/O,2,I/On,系统总线,存放总线,这个方案,错误,是：,不合题意,。按题意要求应画出逻辑线路图而不是逻辑框图。,22/336,12.,设数据总线上接有,A,、,B,、,C,、,D,四个存放器，要求选取适当,74,系列芯片,，完成以下逻辑设计：（,1,）设计一个电路，在同一时间实现,D,A,、,D,B,和,D,C,存放器间传送；（,2,）设计一个电路，实现以下操作：,T0,时刻完成,D,总线；,T1,时刻完成,总线,A,；,T2,时刻完成,A,总线；,T3,时刻完成,总线,B,。,23/336,令：,BUS,A=BUSB=BUSC=CP,；,D,BUS=-OE,；,当,CP,前沿到来时，将,D,A,、,B,、,C,。,解：（,1,）采取,三态输出,D,型存放器,74LS,374,做,A,、,B,、,C,、,D,四个存放器，其,输出可直接挂总线,。,A,、,B,、,C,三个存放器输入,采取同一脉冲打入,。注意,-OE,为,电平控制,，与打入脉冲间时间配合关系为：,-OE,：,CP,：,24/336,现以,8,位总线为例，设计此电路，以下列图示：,数据总线,D7,D0,BUS,A,1Q 8Q,OE,1D 8D,374,D,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,1Q 8Q,OE,1D 8D,374,C,BUSC,BUSB,BUSD,D,BUS,C,BUS,B,BUS,A,BUS,25/336,（,2,）存放器设置同（,1,），因为本题中发送、接收不在同一节拍，所以总线需设,锁存器缓冲,，锁存器采取,74LS373,（电平使能输入）。节拍、脉冲配合关系以下：,时钟：,CLK,：,节拍电平：,Ti,：,打入脉冲：,Pi,：,图中，脉冲,包,在电平中，为了,留有较多,传送时间，脉冲设置在靠近电平,后沿处,。,26/336,节拍、脉冲分配逻辑以下：,二位,格雷,码同,步计,数器,1,&,&,&,&,1,1,1,G Y0,Y1,1/2139,Y3,A,B Y2,1,CLK,P0,P1,P2,P3,T0,T1,T2,T3,-T0,-T1,-T2,-T3,27/336,节拍、脉冲时序图以下：,CLK,：,T0,：,T1,：,T2,：,T3,：,P0,：,P1,：,P2,：,P3,：,28/336,以,8,位总线为例，电路设计以下：,（图中，,A,、,B,、,C,、,D,四个存放器与数据总线连接方法同上。）,BUS,A,=1,1Q 8Q,OE,1D 8D,374,A,1Q 8Q,OE,1D 8D,374,B,BUSB,D,BUS,C,BUS,B,BUS,A,BUS,1Q 8Q,OE,1D 8D,374,D,BUSD,1Q 8Q,OE G,1D 8D,373,1Q 8Q,OE,1D 8D,BUSC,374,C,=1,T1 T3 T0 T2,数据总线（,D7D0,）,令：,A,BUS=-T2,D,BUS=-T0,BUS,A=P1,BUS,B=P3,返回目录,29/336,14.,设总线时钟频率为,8MHz,，,一个,总线周期等于,一个,时钟周期。假如一个总线周期中并行传送,16,位,数据，试问,总线带宽,是多少？解：总线宽度,=16,位,/8=2B,总线带宽,=8MHz,2B=,16MB/s,30/336,15.,在一个,32,位,总线系统中，总线时钟频率为,66MHz,，假设总线最短传输周期为,4,个,时钟周期，试计算总线,最大数据传输率,。若想,提升,数据传输率，可采取什么,办法,？,解法,1,：,总线宽度,=32,位,/8=4B,时钟周期,=1/66MHz=0.015,s,总线最短传输周期,=0.015,s4 =0.06s,总线最大数据传输率,=4B/,0.06s =,66.67,MB/s,31/336,解法,2,：,总线工作频率,=66MHz/4,=,16.5MHz,总线最大数据传输率,=16.5MHz,4B,=,66,MB/s,若想,提升,总线数据传输率，可,提升,总线时钟频率，或,降低,总线周期中时钟个数，或,增加,总线宽度。,32/336,16.,在异步串行传送系统中，字符格式为：,1,个,起始位、,8,个,数据位、,1,个,校验位、,2,个,终止位。若要求每秒传送,120,个,字符，试求传送,波特率,和,比特率,。解：一帧,=1+8+1+2=12,位,波特率,=120,帧,/,秒,12,位,=,1440,波特,比特率,=1440,波特,（,8,/12,）,=,960bps,或：,比特率,=120,帧,/,秒,8,=,960bps,33/336,存 储 器,第 四 章,34/336,3.,存放器层次结构主要表达在什么地方？为何要分这些层次？计算机怎样管理这些层次？答：存放器层次结构主要表达在,Cache,主存,和,主存,辅存,这两个存放层次上。,Cache,主存层次在存放系统中主要对,CPU,访存起,加速,作用，即从整体运行效果分析，,CPU,访存速度加紧，,靠近于,Cache,速度，,而寻址空间和位价却靠近于主存。主存,辅存层次在存放系统中主要起,扩容,作用，即从程序员角度看，他所使用存放器,其容量和位价靠近于辅存，,而速度靠近于主存。,35/336,综合,上述两个存放层次作用，从,整个,存放系统来看，就到达了速度快、容量大、位价低,优化,效果。主存与,CACHE,之间信息调度功效,全部由硬件自动完成,。而主存,辅存层次调度当前广泛采取,虚拟,存放技术实现，即将主存与辅存一部份经过,软硬结合技术,组成,虚拟存放器,，程序员可使用这个比主存实际空间（,物理地址空间,）大得多虚拟地址空间（,逻辑地址空间,）编程，当程序运行时，再由,软、硬件自动配合完成,虚拟地址空间与主存实际物理空间,转换,。所以，这两个层次上调度或转换操作对于程序员来说都是透明。,36/336,4.,说明存取周期和存取时间,区分,。解：存取周期和存取时间主要,区分,是：,存取时间仅为完成一次操作时间,，而存取周期不但包含操作时间，还包含操作后线路,恢复时间,。即：,存取周期,=,存取时间,+,恢复时间,5.,什么是存放器,带宽,？若存放器数据总线宽度为,32,位，存取周期为,200ns,，则存放器带宽是多少？解：存放器带宽指,单位时间内从存放器进出信息,最大,数量,。存放器带宽,=1/200ns,32,位,=160M,位,/,秒,=,20MB/S,=5M,字,/,秒,注意字长（,32,位）不是,16,位。,（注：本题兆单位来自时间,=10,6,）,37/336,6.,某机字长为,32,位，其存放容量是,64KB,，,按字编址,其寻址范围是多少？若主存,以字节编址,，试画出主存字地址和字节地址分配情况。解：存放容量是,64KB,时，,按字节编址寻址范围就是,64KB,，则：,按字寻址范围,=64K,8/32=16K,字,按字节编址时主存地址分配图以下：,字地址,HB,字节地址,LB,0,1,2,3,6,5,4,65534,65532,7,65535,65533,0,4,8,65528,65532,38/336,讨论：,1.,在按字节编址前提下，按字寻址时，地址仍为,16,位，即地址编码范围仍为,064K-1,，但字空间为,16K,字，字地址不连续。,2.,字寻址单位为字，,不是,B,（字节）,。,3.,画存放空间分配图时要画出上限。,39/336,7.,一个容量为,16K,32,位存放器，其,地址线和数据线总和,是多少？当选取以下不一样规格存放芯片时，各需要多少片？,1K,4,位，,2K,8,位，,4K,4,位，,16K,1,位，,4K,8,位，,8K,8,位,解：,地址线和数据线总和,=14+32=46,根,；各需要片数为：,1K,4,：,16K,32,/,1K,4=16,8=,128,片,2K,8,：,16K,32,/,2K,8=8,4=,32,片,4K,4,：,16K,32,/,4K,4=4,8=,32,片,16K,1,：,16K,32,/,16K,1=,32,片,4K,8,：,16K,32,/,4K,8=4,4=,16,片,8K,8,：,16K,32,/,8K,8=2X4=,8,片,40/336,讨论：,地址线根数与容量为,2,幂关系，在此为,2,14,，,14,根；数据线根数与字长位数相等，在此为,32,根。（注：不是,2,幂关系。）,：,32=2,5,，,5,根,41/336,8.,试比较静态,RAM,和动态,RAM,。答：静态,RAM,和动态,RAM,比较见下表：,特征,SRAM,DRAM,存放信息,触发器,电容,破坏性读出,非,是,需要刷新,不要,需要,送行列地址,同时送,分两次送,运行速度,快,慢,集成度,低,高,发烧量,大,小,存放成本,高,低,功耗,高,低,可靠性,高,低,可用性,使用方便,不方便,适用场所,高速小容量存放器,大容量主存,42/336,9.,什么叫,刷新,？,为何,要刷新？说明刷新有,几个方法,。解：,刷新,对,DRAM,定时,进行,全部重写,过程；,刷新原因,因,电容泄漏,而引发,DRAM,所存信息衰减需要,及时补充,，所以安排了定时刷新操作；,惯用刷新方法,有三种,集中式,、,分散式、异步式,。,集中式：,在最大刷新间隔时间内，,集中安排,一段时间进行刷新；,分散式：,在每个读,/,写周期之后,插入一个,刷新周期，无,CPU,访存死时间；,异步式：,是集中式和分散式,折衷,。,43/336,讨论：,1,）刷新与再生比较：,共同点：,动作机制一样。,都是利用,DRAM,存放元破坏性读操作时重写过程实现；,操作性质一样。,都是属于重写操作。,不一样点：,处理问题不一样,。,再生,主要处理,DRAM,存放元破坏性读出时信息重写问题；,刷新,主要处理长时间不访存时信息衰减问题。,操作时间不一样。,再生,紧跟在读操作之后，时间上是随机进行；,刷新,以,最大间隔时间,为周期定时重复进行。,动作单位不一样。,再生,以存放单元为单位，每次仅重写刚被读出一个字全部位；,刷新,以行为单位，每次重写整个存放器全部芯片内部存放矩阵同一行。,芯片内部,I/O,操作不一样。,读出,再生,时芯片数据引脚上有读出数据输出；,刷新,时因为,CAS,信号无效，芯片数据引脚上无读出数据输出（,唯,RAS,有效刷新，内部读,）。鉴于上述区分，为防止两种操作混同，分别叫做,再生,和,刷新,。,44/336,2,）,CPU,访存周期与存取周期区分,：,CPU,访存周期,是从,CPU,一边看到存放器工作周期，他不一定是真正存放器工作周期；,存取周期,是存放器速度指标之一，它反应了存放器真正工作周期时间。,3,）,分散刷新,是在读写周期,之后,插入一个刷新周期，而不是在读写周期,内,插入一个刷新周期，但此时读写周期和刷新周期合起来组成,CPU,访存周期。,4,）刷新定时方式有,3,种而不是,2,种，一定不要忘了最主要、性能最好,异步刷新方式,。,45/336,10.,半导体存放器芯片,译码驱动方式,有几个？解：半导体存放器芯片译码驱动方式有,两种,：,线选法,和,重正当,。,线选法：,地址译码信号只,选中同一个字全部位,，结构简单，费器材；,重正当：,地址,分行,、,列两部分译码,，行、列译码线,交叉点,即为所选单元。这种方法经过行、列译码信号,重合,来选址，也称,矩阵译码,。可大大节约器材用量，是,最惯用,译码驱动方式。,46/336,11.,一个,8K,8,位动态,RAM,芯片，其内部结构排列成,256256,形式，存取周期为,0.1s,。试问采取集中刷新、分散刷新及异步刷新三种方式,刷新间隔,各为多少？,注：,该题,题意,不太明确。实际上，只有异步刷新需要计算,刷新间隔,。解：设,DRAM,刷新最大间隔时间为,2ms,，则,异步刷新,刷新间隔,=2ms/256,行,=0.0078125ms=,7.8125s,即：每,7.8125s,刷新一行。,集中刷新,时，刷新,最晚,开启时间,=2ms-0.1s256,行,=2ms-25.6s=,1974.4s,47/336,集中刷新,开启后，刷新间隔,=,0.1s,即：每,0.1s,刷新一行。集中刷新,死时间,=0.1s256,行,=25.6s,分散刷新,刷新间隔,=0.1s2=,0.2s,即：每,0.2s,刷新一行。分散,刷新一遍,时间,=0.1s2256,行,=51.2s,则 分散刷新时，,2ms,内可,重复,刷新遍数,=2ms/51.2s 39,遍,48/336,12.,画出用,1024,4,位,存放芯片组成一个容量为,64K,8,位,存放器,逻辑框图,。要求将,64K,分成,4,个页面,，每个页面分,16,组,，指出共需多少片存放芯片？（,注：,将存放器分成若干个,容量相等,区域，每一个区域可看做一个,页面,。）解：设采取,SRAM,芯片，,总片数,=64K,8,位,/1024,4,位,=64,2=,128,片,题意分析,：本题设计存放器结构上分为,总体,、,页面、组三级,，所以画图时也应分三级画。首先应确定各级容量：,页面容量,=,总容量,/,页面数,=64K,8,位,/4 =,16K,8,位,；,49/336,组容量,=,页面容量,/,组数,=16K,8,位,/16=,1K,8,位,；,组内片数,=,组容量,/,片容量,=1K,8,位,/1K,4,位,=,2,片,；地址分配：,页面号,组号 组内地址,2 4 10,组逻辑图以下：,（,位扩展,）,1K,4,SRAM,1K,4,SRAM,A,90,-WE,-CSi,D,7,D,6,D,5,D,4,D,3,D,2,D,1,D,0,1K,8,50/336,页面逻辑框图：,（,字扩展,）,1K,8,（组,0,）,1K,8,（组,1,）,1K,8,（组,2,）,1K,8,（组,15,）,组,译,码,器,4:16,-CS0,-CS1,-CS2,-CS15,A,90,-WE D,70,A10,A11,A12,A13,-CEi,16K,8,G,51/336,存放器逻辑框图：（,字扩展,）,16K,8,（页面,0,）,16K,8,（页面,1,）,16K,8,（页面,2,）,16K,8,（页面,3,）,页,面,译,码,器,2:4,A14,A15,-CE0,-CE1,-CE2,-CE3,A130 -WE D70,52/336,13.,设有一个,64K,8,位,RAM,芯片，试问该芯片共有多少个,基本单元,电路（简称存放基元）？欲设计一个含有上述一样多存放基元芯片，要求对芯片字长选择应满足,地址线和数据线总和为最小,，试确定这种芯片地址线和数据线，并说明有,几个,解答。解：,存放基元总数,=64K,8,位,=512K,位,=,2,19,位,；,思绪,：如要满足地址线和数据线总和最小，应尽可能把存放元安排在,字向,，因为地址位数和字数成,2,幂,关系，可很好地,压缩,线数。,53/336,设地址线根数为,a,，数据线根数为,b,，则片容量为：,2,a,b,=2,19,；,b=2,19-a,；若,a=19,，,b=1,，总和,=,19+1=,20,；,a=18,，,b=2,，总和,=,18+2=20,；,a=17,，,b=4,，总和,=17+4=21,；,a=16,，,b=8,总和,=16+8=24,；,由上可看出：,片字数越少，片字长越长，引脚数越多。,片字数、片位数均按,2,幂改变,。,结论：,假如满足地址线和数据线总和为最小，这种芯片引脚分配方案有,两种,：地址线,=,19,根,，数据线,=,1,根,；或地址线,=,18,根,，数据线,=,2,根,。,54/336,14.,某,8,位,微型机,地址码为,18,位,，若使用,4K,4,位,RAM,芯片组成模块板结构存放器，试问：（,1,）该机所允许,最大主存空间,是多少？（,2,）若每个模块板为,32K,8,位,，共需,几个,模块板？（,3,）每个模块板内共有,几片,RAM,芯片？（,4,）共有,多少片,RAM,？（,5,）,CPU,怎样,选择,各模块板？,55/336,解：（,1,）,2,18,=256K,，则该机所允许最大主存空间是,256K,8,位,（或,256KB,）；,（,2,）模块板总数,=256K,8/32K,8=,8,块,；,（,3,）板内片数,=32K,8,位,/4K,4,位,=8,2=,16,片,；,（,4,）总片数,=16,片,8=,128,片,；,（,5,）,CPU,经过,最高,3,位地址译码,选板，,次高,3,位地址译码,选片。地址格式分配以下：,板地址 片地址 片内地址,3 3 12,17 15 14 12 11 0,56/336,15.,设,CPU,共有,16,根地址线,，,8,根数据线,，并用,-MREQ,（低电平有效）作访存控制信号，,R/-W,作读,/,写命令信号（高电平为读，低电平为写）。现有这些存放芯片：,ROM,（,2K,8,位，,4K,4,位，,8K,8,位），,RAM,（,1K,4,位，,2K,8,位，,4K,8,位），及,74138,译码器和其它,门电路,（门电路自定）。试从上述规格中选取适当芯片，画出,CPU,和存放芯片连接图。要求以下：（,1,）,最小,4K,地址,为,系统,程序区，,409616383,地址范围为,用户,程序区；（,2,）指出,选取,存放芯片类型及数量；（,3,）详细,画出,片选逻辑。,57/336,解：（,1,）,地址空间分配图以下,：,4K,（,ROM,）,4K,（,SRAM,）,4K,（,SRAM,）,4K,（,SRAM,）,04095,40968191,819212287,1228816383,65535,Y0,Y1,Y2,Y3,A15=1,A15=0,58/336,（,2,）,选片,：,ROM,：,4K,4,位：,2,片,；,RAM,：,4K,8,位：,3,片,；（,3,）,CPU,和存放器连接逻辑图,及,片选逻辑,：,4K,4,ROM,74138,（,3,：,8,）,4K,4,ROM,4K,8,RAM,4K,8,RAM,4K,8,RAM,-CS0 -CS1 -CS2 -CS3,-MREQ,A15,A14,A13,A12,C,B,A -Y0,-G2A -G2B,G1,+5V,CPU,A110,R/-W,D30,D74,-Y1,-Y2,-Y3,59/336,讨论：,1,）,选片：,当采取字扩展和位扩展所用芯片一样多时，,选位扩展,。,理由：,字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。本题如选取,2K8,ROM,，则,RAM,也应选,2K8,。不然片选要采取二级译码，实现较麻烦。当需要,RAM,、,ROM,等各种芯片,混用,时，应尽可能选容量等外特征较为一致芯片，方便于,简化,连线。,2,）,应尽可能,防止,使用二级译码，以使设计简练。但要注意在需要二级译码时假如不使用，会使选片产生,二意性,。,60/336,3,）,片选译码器,各输出,所选存放区域是,一样大,，所以所选芯片,字容量应一致,，如不一致时就要考虑二级译码。,4,）,其它常见错误：,EPROM,PD,端接地；,（,PD,为,功率下降,控制端，当输入为高时，进入功率下降状态。所以,PD,端合理接法是与片选端,-CS,并联,。）,ROM,连读,/,写控制线,-WE,；,（,ROM,无读,/,写控制端）,注：,该题缺乏,“,系统程序工作区,”,条件。,61/336,16.CPU,假设同上题，现有,8,片,8K,8,位,RAM,芯片与,CPU,相连。（,1,）用,74138,译码器画出,CPU,与存放芯片,连接图,；（,2,）写出每片,RAM,地址范围,；（,3,）假如运行时发觉不论往哪片,RAM,写入数据，以,A000H,为起始地址存放芯片都有与其,相同,数据，分析,故障原因,。（,4,）依据（,1,）连接图，若出现地址线,A13,与,CPU,断线,，并,搭接,到,高电平,上，将出现什么,后果,？,62/336,解：（,1,）,CPU,与存放器芯片连接逻辑图：,CPU,8K,8,SRAM,74138,（,3,：,8,）,R/-W,D70,A120,8K,8,SRAM,8K,8,SRAM,8K,8,SRAM,-G2A,-G2B,A,B,C,-MREQ,A13,A14,A15,-CS0 -CS1 -CS2 -CS7,+5V,G1,63/336,（,2,）地址空间分配图：,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,08191,819216383,1638424575,2457632767,3276840959,4096049151,4915257343,5734465535,64/336,（,3,）假如运行时发觉不论往哪片,RAM,写入数据后，以,A000H,为起始地址存放芯片都有与其相同数据，则根本,故障原因,为：该存放芯片,片选输入端,很可能,总是处于低电平,。可能情况有：,1,）该片,-CS,端与,-WE,端,错连,或,短路,；,2,）该片,-CS,端与,CPU,-MREQ,端,错连,或,短路,；,3,）该片,-CS,端与,地线,错连,或,短路,；在此，假设芯片与译码器本身都是好。,65/336,（,4,）假如地址线,A13,与,CPU,断线,，并,搭接到高电平,上，将会出现,A13,恒为“,1”,情况。此时存放器只能寻址,A13=1,地址空间，,A13=0,另二分之一地址空间将永远访问不到,。若对,A13=0,地址空间进行访问，只能错误地访问到,A13=1,对应空间中去。,66/336,22.,某机字长为,16,位,，常规存放空间为,64K,字,，若想不改用其它高速存放芯片，而使访存速度提升到,8,倍,，可采取什么办法？画图说明。解：若想不改用高速存放芯片，而使访存速度提升到,8,倍，可采取,多体交叉存取技术,，图示以下：,0,8,M0,8K,1,9,M1,8K,2,10,M2,8K,3,11,M3,8K,4,12,M4,8K,5,13,M5,8K,6,14,M6,8K,7,15,M7,8K,存放管理,存放总线,67/336,8,体交叉访问时序：,开启,M0,：,开启,M1,：,开启,M2,：,开启,M3,：,开启,M4,：,开启,M5,：,开启,M6,：,开启,M7,：,t,单体存取周期,由图可知：每隔,1/8,个存取周期就可在存放总线上取得一个数据。,68/336,23.,设,CPU,共有,16,根,地址线，,8,根,数据线，并用,M/-IO,作为访问存放器或,I/O,控制信号（高电平为访存，低电平为访,I/O),，,-WR,（低电平有效）为写命令，,-RD,（低电平有效）为读命令。设计一个容量为,64KB,采取低位,交叉编址,8,体并行,结构存放器。现有右图所表示存放芯片及,138,译码器,。画出,CPU,和存放芯片（芯片容量自定）,连接图,，并写出图中每个存放芯片,地址范围,（用十六进制数表示）。,RAM,A,i,A,0,OE,D,n,D,0,WE,CE,-OE,允许读,-WE,允许写,-CE,片选,69/336,解：芯片容量,=64KB/8=,8KB,每个芯片（体）地址范围,以,8,为模,低位交叉分布以下：,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,8K,8 RAM,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,0000H,，,0008H,，,，,FFF8H,0001H,，,0009H,，,，,FFF9H,0002H,，,000AH,，,，,FFFAH,0003H,，,000BH,，,，,FFFBH,0004H,，,000CH,，,，,FFFCH,0005H,，,000DH,，,，,FFFDH,0006H,，,000EH,，,，,FFFEH,0007H,，,000FH,，,，,FFFFH,地址空间分配图：地址范围：,70/336,方案,1,：,8,体,交叉编址,CPU,和存放芯片连接图：,CPU,8K,B,SRAM,0,体,74138,（,3,：,8,）,-WR,-RD,D70,A153,8K,B,SRAM,1,体,8K,B,SRAM,2,体,8K,B,SRAM,7,体,-G2A -G2B,A,B,C,M/-IO,A0,A1,A2,-Y0 -Y1 -Y2 -Y7,G1,-WE,-WE,-WE,-WE,-OE,-OE,-OE,-OE,-CE,-CE,-CE,-CE,注：,此设计方案只能,实现,八体之间,低位交叉寻址,，但,不能实现八体并行操作,。,71/336,方案,2,：,8,体交叉,并行存取系统,体内逻辑以下：,8K,B,SRAM,-WE,-OE,输,入,地,址,缓,冲,输,入,数,据,缓,冲,-CE,A120,D70,输,出,数,据,缓,冲,片选信号扩展,A153,D70,读命令,扩展,写命令,扩展,-Yi,-RD,-WR,i,体,M/-IO,因为存放器,单体,存取周期为,T,，而,CPU,总线访存周期为,（,1/8,）,T,，故体内逻辑要支持单体,独立工作,速率。所以在,SRAM,芯片外围加了地址、数据输入,/,输出,缓冲,装置，以及控制信号,扩展,装置。,72/336,CPU,和各体,连接图,：因为存放器单体工作速率和总线速率,不一致,，所以各体之间存在,总线分配,问题，存放器不能,简单,地和,CPU,直接相连，要在存放管理部件,控制,下连接。,CPU,8K,B,0,体,74138,（,3,：,8,）,-WR,-RD,D,70,A,153,8K,B,1,体,8K,B,2,体,8K,B,7,体,-G,2A,-G,2B,A,B,C,M/-IO,A,0,A,1,A,2,-Y,0,-Y,1,-Y,2,-Y,7,G,1,-WE,-WE,-WE,-WE,-OE,-OE,-OE,-OE,-Y,0,-Y,1,-Y,2,-Y,7,存,储,管,理,A,120,A,120,A,120,A,120,73/336,24.,一个,4,体,低位,交叉,存放器，假设存取周期为,T,，,CPU,每隔,1/4,存取周期,开启,一个存放体，试问依次访问,64,个字需多少个,存取周期,？解：本题中，只有访问,第一个字,需,一个,存取周期，从第二个字开始，每隔,1/4,存取周期即可访问一个字，所以，依次访问,64,个字需：,存取周期个数,=(64-1),(1/4)T+T =,（,63/4+1,）,T=15.75+1=,16.75T,与常规存放器速度相比，加紧了：（,64-16.75,）,T=47.25T,注：,4,体交叉存取,即使从,理论上,讲可将存取速度提升到,4,倍，但实现时因为并行存取,分时开启,需要一定时间，故,实际上,只能提升到,靠近,4,倍。,74/336,25.,什么是“,程序访问局部性,”？存放系统中哪一级采取了程序访问局部性原理？解：程序运行局部性原理指：,在一小段时间,内，最近被访问过程序和数据很可能,再次被访问,；在空间上，这些被访问程序和数据往往,集中在一小片存放区,；在访问次序上，指令次序执行比转移执行可能性大,(,大约,5:1),。存放系统中,Cache,主存,层次采取了程序访问局部性原理。
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