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网络工程师考试冲刺（习题与解答）

第 1 章 计算机硬件基础
从历年考试试题来看，本章考点在综合知识考试中平均分数为4分，约为总分5.33%.考试试题主要分数集中在计算机组成、数据运算、存放体系这3个知识点上。

1.1   考点提炼
　　依照考试纲领，结合历年考试真题，希赛教育软考教授认为，考生必须要掌握以下几个方面内容：
　　1、计算机组成
　　在计算机组成方面，包括考点有计算机基本组成（重点）、流水线与并行处理（重点）、RISC和CISC指令体系、多处理机、总线和接口。
　　【考点1】计算机基本组成
　　在一台计算机中，主要有6种部件，分别是控制器、运算器、内存放器、外存放器、输入和输出设备。它们之间合作关系如图1-1所表示。

图1-1 计算机各功效部件之间合作关系
　　其中控制器和运算器共同组成中央处理器（CPU）。CPU主要经过总线和其余设备进行联络。另外在嵌入式系统设计中，外部设备也经常直接连接到CPU外部I/O脚中止脚上。
　　（1）运算器
　　运算器主要功效是在控制器控制下完成各种算术运算、逻辑运算和其余操作。运算器主要包含算术逻辑单元（AU）、加法器/累加器、数据缓冲存放器、程序状态存放器四个子部件组成。
　　算术逻辑单元（AU）主要完成对二进制数据定点算术运算（加减乘除）、逻辑运算（与或非异或）以及移位操作。
　　累加存放器（AC）通常简称为"累加器"，是一个通用存放器。其功效是当运算器中算术逻辑单元（AU）执行算术或逻辑运算是为AU提供一个工作区，用于传输和暂存用户数据。
　　数据缓冲存放器用来暂时存放由内存放器读出一条指令或一个数据字。反之，当向内存存入一条指令或一个数据字时，也暂时将它们存放在数据缓冲存放器中。缓冲存放器作用：
　　①作为CPU <>和内存、外部设备之间信息传送中转站；
　　②赔偿CPU和内存、外围设备之间在操作速度上差异；
③在单累加器结构运算器
<>中，数据缓冲存放器还可兼作操作数 <>存放器。
　　程序状态存放器用来存放两类信息。一是表现当前指令执行结果各种状态信息，如有没有进位（CF）位、有没有溢出（OF位）、结果正负（SF位）、结果是否为零（ZF）位和就标志位（PF位）等。二是控制信息，如允许中止（IF位）和跟踪标志（TF位）等。
　　（2）控制器
　　控制器是有程序计数器（PC）、指令存放器、指令译码器、时序产生器和操作控制器组成，完成整个计算机系统操作。
　　程序计数器（PC）是专用存放器，具备存放和计数两种功效，又称为"指令计数器"。在程序开始执行前将程序起始地址送入PC，在程序加载到内存时依此地址为基础，所以PC初始内容为程序第一条指令地址。执行指令时CPU将自动修改PC内容，方便使其保持总是将要执行下一条指令地址。因为大多数指令都是按次序执行，所以修改过程通常只是简单将PC加1。当碰到转移指令时后继指令地址与前指令地址加上一个向前或向后转移位偏移量得到，或则依照转移指令给出直接转移地址得到。
　　指令存放器存放当前正在被CPU执行指令。
　　指令译码器将指令中操作码解码，告诉CPU该做什么。能够说指令存放器输出是指令译码器输入。
　　时序产生器用以产生各种时序信号，以确保计算机能够准确、快速、有条不紊地工作。
　　（3）内存放器
　　又称内存或主存：存放现场操作信息与中间结果，包含机器指令和数据。
　　（4）外存放器
　　又称外存或辅助存放器（Secondary Storage或Permanent Storage），存放需要长久保留各种信息。
　　（5）输入设备（Input Devices）
　　输入设备用以接收外界向计算机输入信息。
　　（6）输出设备（Output devices）
　　输出设备用以将计算机中信息向外界输送。
　　【考点2】流水线与并行处理
　　流水线技术是经过并行硬件来提升系统性能惯用方法，它其实是一个任务分解技术，把一件任务分解为若干次序执行子任务，不一样子任务由不一样执行机构来负责执行，而这些执行机构能够同时并行工作。
　　在流水线这个知识点，主要考查流水线概念、性能，以及关于参数计算。
　　（1）流水线执行计算
　　假定有某种类型任务，共可分成n个子任务，每个子任务需要时间t，则完成该任务所需时间即为n*t。若以传统方式，则完成k个任务所需时间是knt；而使用流水线技术执行，则花费时间是（n+k-1）*t。也就是说，除了第一个任务需要完整时间外，其余都经过并行，节约下了大量时间，只需一个子任务单位时间就够了。
　　另外要注意是，假如每个子任务所需时间不一样，则其速度取决于其执行次序中最慢那个（也就是流水线周期值等于最慢那个指令周期），要依照实际情况进行调整。
　　比如：若指令流水线把一条指令分为取指、分析和执行三部分，且三部分时间分别是取指2ns，分析2ns，执行1ns。那么，最长是2ns,所以100条指令全部执行完成需要时间就是：（2+2+1）+（100-1）*2 = 203ns.
　　另外，还应该掌握几个关键术语：流水线吞吐率、加速比。流水线吞吐率（Though Put Rate,TP）是指在单位时间内流水线所完成任务数量或输出结果数量。完成一样一批任务，不使用流水线所用时间与使用流水线所用时间之比称为流水线加速比（Speed-Up Ratio）。
　　比如，在上述例子中，203ns时间内完成了100条指令，则从指令角度来看，该流水线吞吐率为：（100*109）/203=4.93*108/s（1s=109ns），加速比为500/203=2.46（假如不采取流水线，则执行100条指令需要500ns）。
　　（2）影响流水线主要原因
　　流水线关键在于"重合执行"，所以假如这个条件不能够满足，流水线就会被破坏。这种破坏主要来自3种情况。
　　①转移指令
　　因为前面转移指令还没有完成，流水线无法确定下一条指令地址，所以也就无法向流水线中添加这条指令。从这里分析能够看出，无条件跳转指令是不会影响流水线。
　　②共享资源访问冲突
　　也就是后一条指令需要使用数据，与前一条指令发生冲突，或者相邻指令使用了相同存放器，这也会使流水线失败。为了防止冲突，就需要把相互关于指令进行阻塞，这么就会引发流水线效率下降。通常地，指令流水线级数越多，越轻易造成数据相关，阻塞流水线。
　　当然，也能够在编译系统上进行设置，当发觉相邻语句存在资源共享冲突时候，在二者之间插入其余语句，将两条指令进入流水线时间拉开，以防止错误。
　　③响应中止
　　当有中止请求时，流水线也会停顿。流水线响应中止有两种方式，一个是立刻停顿现有流水线，称为精准断点法，这种方法能够立刻响应中止，缩短了中止响应时间，不过增加了中央处理器硬件复杂度。
　　还有一个是在中止时，在流水线内指令继续执行，停顿流水线入口，当全部流水线内指令全部执行后，再执行中止处理程序。这种方式中止响应时间较长，这种方式称为不精准断点法，优点是实现控制简单。
　　2、数据运算
　　在数据运算方面，包括考点有数据各种码制表示（重点）和逻辑运算。
　　【考点3】数据码制表示
　　本节主要掌握原码、反码、补码和移码概念，以及各自用途和优点
　　（1）原码
　　将最高位用作符号位（0表示正数，1表示负数），其余各位代表数值本身绝对值表示形式。这种方式是最轻易了解。比如，假设用8位表示1个数，则+11 原码用二进制表示是00001011，-11原码用二进制表示是10001011。
　　直接使用原码在计算时会有麻烦。比如，在十进制中1+（-1）=0。假如直接使用二进制原码来执行"1+（-1）"操作，则表示式为：00000001+10000001=10000010。
　　这么计算结果是-2，也就是说，使用原码直接参加计算可能会出现错误结果。所以，原码符号位不能直接参加计算，必须和其余位分开，这么会增加硬件开销和复杂性。
　　（2）反码
　　正数反码与原码相同。负数反码符号位为1,其余各位为该数绝对值原码按位取反。比如，-11反码为11110100。
　　一样，对于"1+（-1）"加法，使用反码结果是：00000001+11111110=11111111。
　　这么结果是负0，而在人们普遍观念中，0是不分正负。反码符号位能够直接参加计算，而且减法也能够转换为加法计算。
　　（3）补码
　　正数补码与原码相同。负数补码是该数反码加1,这个加1就是"补"。比如，-11补码为11110100+1=11110101。
　　对于"1+（-1）"加法，是这么：00000001+11111111=00000000。
　　这说明，直接使用补码进行计算结果是正确。
　　对一个补码表示数，要计算其原码，只要对它再次求补即可。因为补码能使符号位与有效值部分一起参加运算，从而简化了运算规则，同时它也使减法运算转换为加法运算，深入简化计算机中运算器电路，这使得在大部分计算机系统中，数据都使用补码表示。
　　（4）移码
　　移码又称为增码，移码符号表示和补码相反，1表示正数，0表示负数。也就是说，移码是在补码基础上把首位取反得到，这么使得移码非常适合于阶码运算，所以移码惯用于表示阶码。
　　经过四种码制学习，我们已经学会了它们相互之间转换。当要面临着取值范围时，请参考表1-2所表示。
表1-1各种码制取值范围

　　3、存放体系和寻址方式
　　在存放体系和寻址方式方面，包括考点有主存放器（重点）、高速缓存（重点）、寻址方式面。
　　【考点4】主存放器
　　（1）主存放器种类。
　　①RAM：随机存放器，可读写，断电后数据无法保留，只能暂存数据。
　　②SRAM：静态随机存放器，在不停电时信息能够一直保持。
　　③DRAM：动态随机存放器，需要定时刷新以维持信息不丢失。
　　④ROM：只读存放器，出厂前用掩膜技术写入，惯用于存放BIOS和微程序控制。
　　⑤PROM：可编程ROM，只能够一次写入，需用特殊电子设备进行写入。
　　⑥EPROM：可擦除PROM，用紫外线照射15~20分钟可擦去全部信息，可写入数次。
　　⑦E2PROM：电可擦除EPROM，能够写入，但速度慢。
　　⑧闪速存放器：现在U盘使用种类，能够快速写入。
　　记忆时，抓住几个关键英文字母。A，即Access，说明读写都行；O，即Ony，说明只读；P，即Programmabe，说明可经过特殊电子设备写入；E，即Erasabe，说明可擦写；E平方说明是两个E，第二个E是指电子。
　　（2）主存放器组成。
　　实际存放器总是由一片或多片存放器配以控制电路组成。其容量为W*B，W是存放单元（word，即字）数量，B表示每个word由多少bit（位）组成。假如某一芯片规格为w*b，则组成W*B存放器需要用（W/w）*（B/b）个芯片，如图1-2所表示。

图1-2  主存放器组成示意图
　　（3）主存放器地址编码。
　　主存放器（内存）采取是随机存取方式，需对每个数据块进行编码，而在主存放器中，数据块是以word为单位来标识，即每个字一个地址，通常采取是16进制表示。
　　比如，按字节编址，地址从A4000H~CBFFFH，则表示有（CBFFF-A4000+1）个字节，即28000H个字节，也就是163840个字节，等于160KB。
　　要注意是，编址基础能够是字节，也能够是字（字是由1个或多个字节组成），要算地址位数，首先应计算要编址字或字节数，然后求2对数即可得到。比如，上述内存容量为160KB,则需要18位地址来表示（217=131072，218 =262144）。
　　在内存这个知识点另外一个问题，就是求存放芯片组成问题。实际存放器总是由一片或多片存放器配以控制电路组成。设其容量为W*B，W是存放单元数量，B表示每个单元由多少位组成。假如某一芯片规格为w*b，则组成W*B存放器需要用（W/w）*（B/b）块芯片。比如，上述例子中存放器容量为160KB，若用存放容量为32K×8bit存放芯片组成，因为1B=8b（一个字节由8位组成），则最少需要（160K/32K）*（1B/8b）=5块。
　　【考点5】高速缓存
　　Cache功效是提升CPU数据输入/输出速率，突破所谓"冯·诺依曼瓶颈"，即CPU与存放系统间数据传送带宽限制。高速存放器能以极高速率进行数据访问，但因其价格高昂，假如计算机内存完全由这种高速存放器组成，则会大大增加计算机成本。通常在CPU和内存之间设置小容量高速存放器 Cache。Cache容量小但速度快，内存速度较低但容量大，经过优化调度算法，系统性能会大大改进，其存放系统容量与内存相当而访问速度近似 Cache。
　　（1）Cache原理、命中率、失效率
　　使用Cache改进系统性能主要依据是程序局部性原理。通俗地说，就是一段时间内，执行语句常集中于某个局部。而Cache正是经过将访问集中内容放在速度更加快Cache上来提升性能。引入Cache后，CPU在需要数据时，先找Cache，没找到再到内存中找。
　　假如Cache访问命中率为h（通常1-h就是Cache失效率），而Cache访问周期时间是t1，主存放器访问周期时间是t2，则整个系统平均访存时间就应该是：

　　从公式能够看出，系统平均访存时间与命中率有很亲密关系。灵活地应用这个公式，能够计算出全部情况下平均访存时间。
　　比如：假设某流水线计算机主存读/写时间为100ns,有一个指令和数据合一Cache，已知该Cache读/写时间为10ns，取指令命中率为98%，取数据命中率为95%。在执行某类程序时，约有1/5指令需要存/取一个操作数。假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令平均访存时间约为多少？其实这是应用公式一道简单数学题：

　　（2）Cache存放器映射机制
　　分配给Cache地址存放在一个相联存放器（CAM）中。CPU发生访存请求时，会先让会先让CAM判断所要访问字地址是否在Cache中，假如命中就直接使用。这个判断过程就是Cache地址映射，这个速度应该尽可能快。常见映射方法有直接映射、全相联映射和组相联映射三种，其原理如图1-3所表示。

图1-3  常见Cache映射方法原理
　　①直接映射：是一个多对一映射关系，但一个主存块只能够拷贝到Cache一个特定位置上去。Cache行号i和主存块号j有函数关系：i=j%m（其中m为Cache总行数）。
　　比如，某Cache容量为16KB（即可用14位表示），每行大小为16B（即可用4位表示），则说明其可分为1024行（可用10位表示）。主存地址最低4位为Cache行内地址，中间10位为Cache行号。假如内存地址为1234E8F8H话，那么最终4位就是1000（对应十六进制数最终一位），而中间10位，则应从E8F（）中获取，得到。
　　②全相联映射：将主存中一个块地址与块内容一起存于Cache行中，任一主存块能映射到Cache中任意行（主存块容量等于Cache行容量）。速度更加快，但控制复杂。
　　③组相联映射：是前两种方式折中方案。它将Cache中块再分成组，然后经过直接映射方式决定组号，再经过全相联映射方式决定Cache中块号。
　　注意：在Cache映射中，主存和Cache存放器均分成容量相同块。
　　比如，容量为64块Cache采取组相联方式映射，字块大小为128个字，每4块为一组。若主存容量为4096块，且以字编址，那么主存地址应该为多少位？主存区号为多少位？这么题目，首先依照主存块与Cache块容量需一致，得出内存块也是128个字，所以共有128*4096个字，即219（27*212）个字，所以需19位主存地址；而内存需要分为4096/64块，即26，所以主存区号需6位。
　　（3）Cache淘汰算法。
　　当Cache数据已满，而且出现未命中情况时，就要淘汰一些老数据，更新一些新数据。选择淘汰什么数据方法就是淘汰算法。常见方法有三种：随机淘汰、先进先出（FIFO）淘汰（即淘汰最早调入Cache数据）、最近最少使用（RU）淘汰法。其中平均命中率最高是RU算法。
　　（4）Cache存放器写操作。
　　在使用Cache时，需要确保其数据与主存一致，所以在写Cache时就需要考虑与主存间同时问题，通常使用以下三种方法：写直达（写Cache时，同时写主存）、写回（写Cache时不马上写主存，而是等其淘汰时回写）、标识法。

1.2   强化练习
　　试题1
　　在CPU中，__（1）__可用于传送和暂存用户数据，为AU 执行算术逻辑运算提供工作区。
　　（1）A.程序计数器   B.累加存放器
　　 C.程序状态存放器  D.地址存放器
　　试题2
　　处理机主要由处理器、存放器和总线组成，总线包含__（2）__.
　　（2）A.数据总线、地址总线、控制总线？
　　 B.并行总线、串行总线、逻辑总线
　　 C.单工总线、双工总线、外部总线D.逻辑总线、物理总线、内部总线
　　试题3
　　以下关于复杂指令集计算机（Compex Instruction Set Computer,CISC）和精简指令集计算机RISC（Reduced Instruction Set Computer,RISC）叙述中，错误是__（3）__.
　　（3）A.在CISC中，其复杂指令都采取硬布线逻辑来执行
　　 B.采取CISC技术CPU,其芯片设计复杂度更高
　　 C.在RISC中，更适合采取硬布线逻辑执行指令
　　 D.采取RISC技术，指令系统中指令种类和寻址方式更少
　　试题4
　　若用8位机器码表示十进制数-101,则原码表示形式为__（4）__;补码表示形式为__（5）__.
　　（4）A.11100101   B.10011011
　　 C.11010101   D.11100111
　　（5）A.11100101    B.10011011
　　 C.11010101   D.11100111
　　试题5
　　某逻辑电路有两个输入分别为X和Y,其输出端为Z.当且仅当两个输入端X和Y同时为0时，输出Z才为0,则该电路输出Z逻辑表示式为__（6）__.

　　试题6
　　在进行定点原码乘法运算时，乘积符号位是被乘数符号位和乘数符号位__（7）__运算来取得。
　　（7）A.相或   B.相与
　　 C. 相异或          D.分别取反后再相或
　　试题7
　　若操作数"00000101"与"00000101"执行逻辑__（8）__操作后。
　　（8）A.或   B.与
　　 C.异或  D.与非
　　试题8
　　是指按内容访问存放器__（9）__.
　　（9） A.虚拟存放器     B.相联存放器
　　 C.次序访问存放器         D.随机访问存放器
　　试题9
　　以下关于Cache叙述中，正确是__（10）__.
　　（10）A.在容量确定情况下，替换算法时间复杂度是影响Cache命中率关键因
　　素？
　　 B.Cache设计思想是在合理成本下提升命中率
　　 C.Cache设计目标是容量尽可能与主存容量相等
　　 D.CPU中Cache容量应大于CPU之外Cache容量
　　试题10
　　以下存放设备中，存取速度最快是__（11）__.
　　（11）A.主存                B.辅存
　　 C.存放器                        D.高速缓存
　　试题11
　　某种部件使用在10000台计算机中，运行工作1000小时后，其中20台计算机这种部件失效，则该部件千小时可靠度R为__（12）__.
　　（12）A.0.990                                  B.0.992
　　 C.0.996                                  D.0.998
　　试题12
　　两个部件可靠度R均为0.8,由这两个部件串联组成系统可靠度为__（13）__;由这两个部件并联组成系统可靠度为__（14）__.
　　（13）A.0.8          B.0.64
　　 C.0.90         D.0.96
　　（14）A.0.8           B.0.64
　　 C.0.90         D.0.96
　　试题13
　　在CPU中用于跟踪指令地址存放器是__（15）__.
　　（15）A.地址存放器（MAR）   B.数据存放器（MDR）
　　 C.程序计数器（PC） D.指令存放器（IR）
　　试题14
　　计算机指令通常包含操作码和地址码两部分，为分析执行一条指令，其__（16）__.
　　（16）A.操作码应存入指令存放器（IR），地址码应存入程序计数器（PC）
　　 B.操作码应存入程序计数器（PC），地址码应存入指令存放器（IR）
　　 C.操作码和地址码都应存入指令存放器（IR）
　　 D.操作码和地址码都应存入程序计数器（PC）
　　试题15
　　在计算机系统中采取总线结构，便于实现系统积木化结构。同时能够__（17）__.
　　（17）A.提升数据传输速度 B.提升数据传输量
　　 C.降低信息传输线数量D.降低指令系统复杂性
　　试题16
　　若每一条指令都能够分解为取指、分析和执行三步。己知取指时间t取指=4△t,分析时间t分析=3△t,执行时间t执行=5△t.假如按串行方式执行完100条指令需要__（18）__△t.假如按照流水方式执行，执行完100条指令需要__（19）__△t.
　　（18）A.1190         B.1195
　　 C.1200           D.1205
　　（19）A.504         B.507
　　 C.508           D.510
　　试题17
　　关于在I/O 设备与主机间交换数据叙述，__（20）__是错误。
（20） A.中止方式下，CPU 需要执行程序来实现数据传送任务    
B.中止方式和DMA 方式下，CPU 与I/O 设备都可同时工作
　　 C.中止方式和DMA 方式中，快速I/O 设备更适合采取中止方式传递数据
　　 D.若同时接到DMA 请求和中止请求，CPU 优先响应DMA请求
　　试题18
　　某指令流水线由 5段组成，第 1、3、5段所需时间为？t,第2、4段所需时间分别为3t、2t,如图1-4所表示，那么连续输入n条指令时吞吐率（单位时间内执行指令个数）TP 为__（21）__.

　　试题19
　　下在输入输出控制方法中，采取__（22）__能够使得设备与主存间数据块传送无需CPU干预。
　　（22）A.程序控制输入输出    B.中止
　　 C.DMA                            D.总线控制
　　试题20
　　内存单元按字节编址，地址0000A000H~0000BFFFH共有__（23）__个存放单元。
　　（23）A.8192K                            B.1024K
　　 C.13K         D.8K
　　试题21
　　采取Cache技术能够提升计算机性能，__（24）__属于Cache特征。
　　（24）A.全部用软件实现
　　 B.显着提升CPU数据输入输出速率
　　 C.能够显着提升计算机主存容量
　　 D.对程序员是不透明
　　试题22
　　虚拟存放器是为了使用户可运行比主存容量大得多程序，它要在__ （25）__之间进行信息动态调度，这种调度是由操作系统和硬件二者配合来完成。
　　（25）A.CPU和I/O总线                    B.CPU和主存
　　 C.主存和辅存 D.BIOS和主存
　　试题23
　　若采取8K×16bit存放芯片组成2M×16bit存放器需要__（26）__片。
　　（26）A.128 B.256
　　 C.512 D.不确定
　　试题24
　　评价CPU性能通常有三个主要指标，其中__（27）__不是主要指标。
　　（27）A.CPU功率 B.时钟频率
　　 C.每条指令所花时钟周期数？  D.指令条数
　　试题25
　　__（28）__是指一批处理对象采取次序串行执行方式处理所需时间与采取流水执行方式处理所需时间比值。
　　（28） A.流水线加速比      B.流水线吞吐率
　　 C.流水线效率         D.流水线加速度
　　试题26
　　若某计算机系统I/O接口与主存采取统一编址，则输入输出操作是经过__（29）__指令来完成。
　　（29）A.控制 B.访存
　　 C.输入输出  D.中止
　　试题27
　　在程序执行过程中，Cache与主存地址映像由__（30）__.
　　（30）A.程序员进行调度
　　 B.操作系统进行管理
　　 C.程序员和操作系统共同协调完成
　　 D.专门硬件自动完成
　　试题28
　　总线复用方式能够__（31）__.
　　（31）A.提升总线传输带宽   B.增强总线功效
　　 C.提升CPU利用率     D.降低总线中信号线数量
　　试题29
　　指令系统中采取不一样寻址方式目标是__（32）__.
　　（32）A.提升从内存获取数据速度
　　 B.提升从外存获取数据速度
　　 C.降低操作码译码难度
　　 D.扩大寻址空间并提升编程灵活性
　　试题30
　　若某计算机采取8位整数补码表示数据，则运算__（33）__将产生溢出。
　　（33）A.-127+1                B.-127-1
　　 C.127-1                   D. 127+1

1.3   习题解答
试题1分析
　　本题考查存放器类型和特点。
　　存放器是CPU中一个主要组成部分，它是CPU内部暂时存放单元。存放器既能够用来存放数据和地址，也能够存放控制信息或CPU工作时状态。在CPU中增加存放器数量，能够使CPU把执行程序时所需数据尽可能地放在存放器件中，从而降低访问内存次数，提升其运行速度。不过，存放器数目也不能太多，除了增加成本外，因为存放器地址编码增加也会相对增加指令长度。CPU中存放器通常分为存放数据存放器、存放地址存放器、存放控制信息存放器、存放状态信息存放器和其余存放器等类型。
　　程序计数器用于存放指令地址。令当程序次序执行时，每取出一条指令，PC内容自动增加一个值，指向下一条要取指令。当程序出现转移时，则将转移地址送入PC,然后由PC指向新程序地址。
　　程序状态存放器用于统计运算中产生标志信息，经典标志为有进位标志位、0标志位、符号标志位、溢出标志位和奇偶标志等。
　　地址存放器包含程序计数器、堆栈指示器、变址存放器和段地址存放器等，用于统计各种内存地址。
　　累加存放器是一个数据存放器，在运算过程中暂时存放被操作数和中间运算结果，累加器不能用于长时间地保留一个数据。
　　试题1答案
　　（1）B
　　试题2分析
　　本题考查计算机系统总线和接口方面基础知识。
　　广义地讲，任何连接两个以上电子元器件导线都能够称为总线。通常可分为4类：
　　（1）芯片内总线。用于在集成电路芯片内部各部分连接。
　　（2）元件级总线。用于一块电路板内各元器件连接。
　　（3）内总线，又称系统总线。用于组成计算机各组成部分（CPU、内存和接口等）连接。
　　（4）外总线，又称通信总线。用计算机与外设或计算机与计算机连接或通信。
　　连接处理机处理器、存放器及其余部件总线属于内总线，按总线上所传送内容分为数据总线、地址总线和控制总线。
　　试题2答案
　　（2）A
　　试题3分析
　　本题考查指令系统和计算机体系结构基础知识。
　　复杂指令集计算机（Complex Instruction Set Computer,CISC）基本思想是：深入增强原有指令功效，用更为复杂新指令取代原先由软件子程序完成功效，实现软件功效硬件化，造成机器指令系统越来越庞大而复杂。CISC计算机通常所含有指令数目最少300条以上，有甚至超出500条。
　　精简指令集计算机（Reduced Instruction Set Computer,RISC）基本思想是：经过降低指令总数和简化指令功效，降低硬件设计复杂度，使指令能单周期执行，并经过优化编译提升指令执行速度，采取硬布线控制逻辑优化编译程序。在20世纪70年代末开始兴起，造成机器指令系统深入精炼而简单。
　　试题3答案
　　（3）A
　　试题4分析
　　将最高为作符号位（0表示正数，1表示负数），其余各位代表数值本身绝对值表现形式称为原码表示。所以，-101原码是.
　　正数补码与原码相同，负数补码为该数反码加1.正数反码与原码相同，负数反码符号位为l,其余各位为该数绝对值原码按位取反。-101原码是11100101,反码为10011010,则其补码为10011011.
　　试题4答案
　　（4）A（5）B
　　试题5分析
　　X·Y表示逻辑与，其特点是只有两个或多个输入全部为1时，其结果才为1,即两个输出相异时即为0时，其输出即为0;
　　X+Y表示逻辑或，其特点是两个或多个输出中只要有一个位1,则结果为1;只有当两个输出都为0时，其输出才为0;
　　X⊕Y表示逻辑异或，其特点是半加法。当1和0做异或运算时结果为1,0与0或者1与1作异或运算时，其结果为0.
　　试题5答案
　　（6）D
　　试题6分析
　　依照原码1位乘法法则，应该是被乘数符号位和乘数符号位相异或作为乘积符号位。
　　试题6答案
　　（7）C
　　试题7分析
　　逻辑代数三种最基本运算为"与"、"或"、"非"运算。
　　"与"运算又称为逻辑乘，其运算符号惯用AND、∩、∧或·表示。设A和B为两个逻辑变量，当且仅当A和B取值都为"真"时，A"与"B值为"真";不然A"与"值为"假".操作数"00000101"与"00000101"执行逻辑"与"后结果为"00000101".
　　"或"运算也称为逻辑加，其运算符号惯用OR、∪、∨或+表示。设A和B为两个逻辑变量，当且仅当A和B取值都为"假"时，A"或"B值为"假";不然A"或"B值为"真".操作数"00000101"与"00000101"执行逻辑或后结果为"00000101".
　　"非"运算也称为逻辑求反运算，惯用表示对变量A值求反。其运算规则很简单："真"反为"假","假"反为"真".
　　"异或"运算又称为半加法运算，其运算符号惯用XOR或表示。设A和B为两个逻辑变量，当且仅当A、B值不一样时，A"异或"B为真。A"异或"B运算可由前三种基本运算表示，即。操作数"00000101"与"00000101"执逻辑"异或"后结果为"00000000".
　　"与非"运算指先对两个逻辑量求"与",然后对结果在求"非".操作数"00000101"与"00000101"执逻辑"与非"后结果为"11111010".
　　试题7答案
　　（8）C
　　试题8分析
　　本题考查计算机系统存放器方面基础知识。
　　计算机系统存放器按所处位置可分为内存和外存。按组成存放器材料，可分为磁存放器、半导体存放器和光存放器。按存放器工作方式可分为读写存放器和只读存放器。按访问方式可分为按地址访问存放器和按内容访问存放器。按寻址方式可分为随机存放器、次序存放器和直接存放器。
　　相联存放器是一个按内容访问存放器。
　　试题8答案
　　（9）B
　　试题9分析
　　本题考查高速缓存基础知识。
　　Cache是一个高速小容量暂时存放器，能够用高速静态存放器（SRAM）芯片实现，能够集成到CPU芯片内部，或者设置在CPU与内存之间，用于存放CPU最经常访问指令或者操作数据。Cache出现是基于两种原因：首先是因为CPU速度和性能提升很快而主存速度较低且价格高，其次是程序执行局部性特点。所以，才将速度比较快而容量有限SRAM组成Cache,目标在于尽可能发挥CPU高速度。很显然，要尽可能发挥CPU高速度，就必须用硬件实现其全部功效。
　　试题9答案
　　（10）B
　　试题10分析
　　计算机存放器系统由分布在计算机各个不一样部件多个储设备组成，包含CPU内部存放器、用于控制单元控制存放器、内部存放器（由处理器直接存取存放器，又称为主存放器）、外部存放器（需要经过I/O系统与之交换数据，又称为辅助存放器）。他们之间存取速度：内部存放器快于外部存放器、主存工作在CPU和外存之间，速度也是介于二者之间。而高速缓存是用来缓解主存和CPU速度不匹配问题，速度介于二者之间。所以这几个存放器其存取速度由快至慢排列依次是：CPU内部存放器、高速缓存（cache）、主存（内存）、辅助存放器（外存）。
　　试题10答案
　　（11）C
　　试题11分析
　　（依照可靠度定义，计算以下：
　　R=（10000 - 20）/1 0000=0.998,即该部件千小时可靠度为0.998.
　　试题11答案
　　（12）D
　　试题12分析
　　串联可靠度=R×R=0.64.
　　并行可靠度=1-（1-R）×（1-R）=1-0.04=0.96
　　系统可靠度计算：
　　并联络统：1-（1-R1）×（1-R2）
　　串联络统：R1×R2（R为单个系统可靠度）。
　　试题12答案
　　（13）B （14）D
　　试题13分析
　　程序计数器中存放是下一条指令地址（可能是下一条指令绝对地址，也可能是相对地址，即地址偏移量）。因为多数情况下，程序是次序执行，所以程序计算数器设计成能自动加1装置。当出现转移指令时，需要重填程序计数器。
　　指令存放器：中央处理器即将执行操作码存在这里。
　　数据存放器是存放操作数、运算结果和运算中间结果，以降低访问存放器次数，或者存放从存放器读取数据以及写入存放器数据存放器。
　　地址存放器用来保留当前CPU所访问内存单元地址。因为在内存和CPU之间存在着操作速度上差异，所以必须使用地址存放器来保持地址信息，直到内存读/写操作完成为止。
　　试题13答案
　　（15）C
　　试题14分析
　　这是一道基础概念题，考查IR以及PC等基本存放器作用。PC用于存放CPU下一条要执行指令地址，在次序执行程序中当其内容送到地址总总线后会自动加1,指向下一条将要运行指令地址；IR用来保留当前正在执行一条指令，而指令通常包含操作码和地址码两部分，所以这两部分均存放在IR中。
　　试题14答案
　　（16）C
　　试题15分析
　　采取总线结构主要优点