-组合逻辑电路.pptx

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,#,第四章 组合逻辑电路,第四章 组合逻辑电路,4.1,组合逻辑电路的分析,4.2,组合逻辑电路的设计,4.3,组合逻辑电路中的竞争与冒险,组合电路特点,功能上：,结构上：,输出仅与该时刻的输入有关。,由门电路组成。,数字逻辑电路,组合逻辑电路,时序逻辑电路,主要内容,组合电路的分析、设计方法。,常用集成组合逻辑电路。,由小规模集成电路组成,由中规模集成电路组成,学习要点：,组合电路的分析方法和设计方法,加法器、编码器、译码器等中规模集成,电路的逻辑功能和使用方法,利用数据选择器和译码器进行逻辑设计的方法,组合逻辑电路电路竞争冒险,组合逻辑电路的分析过程如下：,(1),由给定的逻辑电路图，写出输出端的逻辑表达式；,(2),列出真值表；,(3),从真值表概括出逻辑功能；,(4),对原电路进行改进设计，寻找最佳方案,4.1,组合逻辑电路的分析,逻辑图,逻辑表达式,1,1,最简与或表达式,化简,2,2,从输入到输出逐级写出,最简与或表达式,3,真值表,3,4,电路的逻辑功能,当输入,A.B,、,C,中有,2,个或,3,个为,1,时，输出,Y,为,1,，否则输出,Y,为,0,。所以这个电路实际上是一种,3,人表决用的组合电路：只要有,2,票或,3,票同意，表决就通过。,4,逻辑图,逻辑表达式,例,1,：,最简与或表达式,真值表,用与非门实现,电路的输出,Y,只与输入,A,、,B,有关，而与输入,C,无关。,Y,和,A,、,B,的逻辑关系为：,A,、,B,中只要一个为,0,，,Y=1,；,A,、,B,全为,1,时，,Y=0,。所以,Y,和,A,、,B,的逻辑关系为与非运算的关系。,电路的逻辑功能,例,2,分析图,4-3,所示电路的逻辑功能。,图,4 3,例,2,逻辑图,解,第一步：写出函数表达式。,第二步：列真值表。真值表如表,4-2,所示。,表,4 2,例,2,真值表,0,1,1,0,0,1,1,0,0,1,0,0,0,0,0,0,0,1,0,0,0,0,0,0,0,0,1,0,0,0,0,0,0,0,0,0,0,0,1,0,000,001,010,011,100,101,110,111,F,BC,A B C,ABC,ABC,ABC,第三步：功能描述。由真值表可看出，这就是一个二变量的异或电路。,第四步：改进设计。卡诺图如图,4-4,所示。由重新化简看出，原电路设计不合理，应改进，用一个异或门即可。,图,4 4,例,2,化简后重新设计逻辑图,例,3:,分析下图所示组合逻辑电路的功能。,解,：这是一个多输出函数，其输出表达式为,逻辑功能分析：,从真值表的分析可以知道这是一个全加器电路，,F,1,是全加和，,F,2,是进位,真值表,根据逻辑表达式列写真值表：,4.1.1,全加器,图,4 5,一、分析图,4-5,所示电路,。,解,由图可得,由式,(1),和式,(2),列出真值表如表,4-3,所示。由真值表可看出这是两个一位二进制的加法电路。,A,为被加数，,B,为加数，,C,i,为低位向本位的进位位。,S,为三位相加的和数，,C,i+1,是本位向高位的进位位。该电路又称为,全加器,。,表,4 3,例,3,真值表,ABC,i,S,C,i+1,000,001,010,011,100,101,110,111,0,1,1,0,1,0,0,1,0,0,0,1,0,1,1,1,二、多位二进制加法,(1),串行进位。,图,4 1 4,四位逐位进位加法器,*(2),超前进位。,前面我们已经得到全加器的表达式为,令,G,i,=,A,i,B,i,称为进位产生函数，,P,i,=,A,i,B,i,称为进位传输函数。将其代入,S,i,C,i,表达式中得递推公式,这样可得各位进位信号的逻辑表达式如下：,图,4-1-5,所示为,4,位超前进位全加器逻辑电路。,74LS283,1,2,3,4,5,6,7,8,16,15,14,13,12,11,10,9,GND,C,1,B,0,A,0,S,0,A,1,B,1,S,1,CO,S,3,B,3,A,3,S,2,A,2,B,2,U,CC,(,b,),图,4,1,5 74LS283,逻辑图与引脚图,(a),逻辑图；,(b),引脚图,1,1,1,1,1,1,1,1,1,1,B,3,A,3,1,1,B,2,A,2,A,1,B,1,1,C,1,B,0,A,0,1,P,3,1,P,2,P,1,1,P,0,C,0,C,1,C,2,S,0,S,1,S,2,S,3,CO,(,C,3,),(,a,),1,&,&,&,&,1,&,&,&,&,&,&,&,&,&,&,&,&,&,&,图,4 1 5,中,S,0,S,3,表达式可经变换化简而得，以,S,1,为例，,加法器小结,能对两个,1,位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,能对两个,1,位二进制数进行相加并考虑低位来的进位，即相当于,3,个,1,位二进制数的相加，求得和及进位的逻辑电路称为全加器。,实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。,加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,4.1.2,编码器,一位二进制数可表示,“,0,”,和,“,1,”,两种状态，,n,位二进制数则有,2,n,种状态。,2,n,种状态能表示,2,n,个数据和信息。编码就是对,2,n,种状态进行人为的数值指定，给每一种状态指定一个具体的数值。,对于二进制来说，最常用的是自然二进制编码，因为它有一定的规律性，便于记忆，同时也有利于电路的连接。,例,4,把,0,，,1,，,2,，,，,7,这八个数编成二进制代码，其框图如图 所示。,例,4,图 三位二进制编码方框图,解,显然这就是三位二进制编码器。,首先，确定编码矩阵和编码表，分别如图,4-25,和表,4-9,所示。,图,425,三位二进制代码编码矩阵,表,4,9,三位二进制编码表,自然数,N,二进制代码,A B C,0,1,2,3,4,5,6,7,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,第二步由编码表列出二进制代码每一位的逻辑表达式。,A,=4+5+6+7,B,=2+3+6+7,C,=1+3+5+7,图,4 26,三位二进制编码器,例,5,将十进制数,0,，,1,，,2,，,，,9,编为,8421BCD,码。,解,10,个数要求用四位二进制数表示。,例,4,图,8421BCD,编码矩阵,自然数,N,二进制代码,A B C D,0,1,2,3,4,5,6,7,8,9,0 0 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,表,4-108421BCD,编码表,各输出端函数表示式：,图,4 28 8421BCD,码编码器,如,S,在位置,6,，即接地，则其它均属高电位，故,ABCD=0110,。,图,4 29 8-3,优先编码器,由图,4-29,可写出该电路的输出函数的逻辑表达式：,表,4 11,优先编码器的功能表,图,4 30,两片,8-3,优先编码器扩展为,16-4,优先编码器的连接图,编码器小,结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。,编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。,4.1.3.,译码器,(1),二进制译码器,变量译码器。,图,4 31,三位二进制译码矩阵,表,4 12,译码表,A B C,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,自然数,N,0,1,2,3,4,5,6,7,由于每个方格都由一个数据占有，没有多余状态，所以将每个方格自行圈起来即可。此时每个译码函数都由一个最小项组成。即,图,4 32,三位二进制码译码器,(2),十进制译码器。,图,4 33 8421BCD,码译码矩阵,由此图可得如下译码关系：,其译码电路如图,4-34,所示。,图,4 34 8421BCD,码译码器,(3),集成译码器。集成译码器与前面讲述的译码器工作原理一样，但考虑集成电路的特点，有以下几个问题。,为了减轻信号的负载，故集成电路输入一般都采用缓冲级，这样外界信号只驱动一个门。,为了降低功率损耗，译码器的输出端常常是反码输出，即输出低电位有效。,为了便于扩大功能，增加了一些功能端，如使能端等。,图,4-35,集成,3-8,译码器,(74LS138),的电路图和逻辑符号,表,413,功能表,图,4-36 3-8,译码器扩大为,4-16,译码器,0,0,E,1,E,2,E,3,A,0,A,1,A,2,1,2,3,4,5,6,7,(),1,2,3,4,5,6,7,0,8,E,1,E,2,E,3,A,0,A,1,A,2,1,2,3,4,5,6,7,(),9,10,11,12,14,15,A,B,C,D,使能,1,13,当,D,=1,时，,(),片禁止，,(),片工作，输出由,(),片决定，其关系如下：,(4),数字显示译码驱动电路。,数字显示译码器是不同于上述译码器的另一种译码。它是用来驱动数码管的,MSI,。数码管根据发光段数分为七段数码管和八段数码管，发光段可以用荧光材料,(,称为荧光数码管,),或是发光二极管,(,称为,LED,数码管,),，或是液晶,(,称为,LCD,数码管,),。通过它，可以将,BCD,码变成十进制数字，并在数码管上显示出来。在数字式仪表、数控设备和微型计算机中是不可缺少的人机联系手段。七段数码管所显示的数字如图,4-37,所示。为了鉴别输入情况，当输入码大于,9,时，仍使数码管显示一定图形。,图,4 37,七段数码管,半导体发光二极管。,图,4 38 LED,数码管,液晶显示器件。,液晶显示器件是一种新型的平板薄型显示器件。由于它所需驱动电压低，工作电流非常小，配合,CMOS,电路可以组成微功耗系统，故广泛地用于电子钟表、电子计算器以及仪器仪表中。,显示译码器。,图,4 41,七段显示译码器框图,表,4 14,真值表,图,4 42,a,段的化简,a=CA+DB+DCBA=CA+DB+DCBA,b=CBA+CBA+DB=CBA+CBA+DB,c=CBA+DC=CBA+DC,d=CBA+CBA+CBA=CBA+CBA+CBA,e=A+CB=A+CB,f=BA+CB+DCA=BA+CB+DCA,g=CBA+DCB=CBA+DCB,图,4 43,集成数字显示译码器,74LS48,集成时为了扩大功能，增加熄灭输入信号,BI,、灯测试信号,LT,、灭,“,0,”,输入,RBI,和灭,“,0,”,输出,RBO,。其功能介绍如下：,BI,：当,BI=0,时，不管其它输入端状态如何，七段数码管均处于熄灭状态，不显示数字。,LT,：当,BI=1,，,LT=0,时，不管输入,DCBA,状态如何，七段均发亮，显示,“,8,”,。它主要用来检测数码管是否损坏。,RBI:,当,BI=LT=1,，,RBI=0,时，输入,DCBA,为,0000,，各段均熄灭，不显示,“,0,”,。而,DCBA,为其它各种组合时，正常显示。它主要用来熄灭无效的前零和后零。如,0093.2300,，显然前两个零和后两个零均无效，则可使用,RBI,使之熄灭，显示,93.23,。,RBO,：当本位的,“,0,”,熄灭时，,RBO=0,，在多位显示系统中，它与下一位的,RBI,相连，通知下位如果是零也可熄灭。,(5),译码器的应用。译码器除了用来驱动各种显示器件外，还可实现存贮系统和其它数字系统的地址译码、组成脉冲分配器、程序计数器、代码转换和逻辑函数发生器等。,由变量译码器可知，它的输出端就表示一项最小项，而逻辑函数可以用最小项表示，利用这个特点，可以实现组合逻辑电路的设计，而不需要经过化简过程。,译码器小结,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。,译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。,二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用,4,线,-16,线译码器还可实现,BCD,码到十进制码的变换。,小结,难点：功能分析组合逻辑的功能,重点：分析组合逻辑的功能,关键：搞清楚组合逻辑电路的特点,与后面学习的时序逻辑电路的区别,作业,P172,：,1,，,2,，,3,4.1.4,数值比较器,1.,一位数字比较器,将两个一位数,A,和,B,进行大小比较，一般有三种可能：,A,B,A,B,F,A,B,F,Ab,a=b,aB,”,端与,“,AB,F,AB,A9,时,应修正,用,7485,判断,修正,:,加,0110,用,74LS283,实现,。,D,04,D,01,D,02,D,08,D,11,COMP,0 P,3 PQ,=P=Q,0 Q P9:,加,6,Q,=P=Q,0 Q P 0100,时加,1101,当,A3A2A1A0=0100,时加,0000,列出真值表,输入 输出,A3 A2 A1 A0 D3 D2 D1 D0,0 0 0 0 0 0 0 0,0 0 0 1 0 0 0 1,0 0 1 0 0 0 1 0,0 0 1 1 0 0 1 1,0 1 0 0 0 1 0 0,0 1 0 1 0 0 1 0,0 1 1 0 0 0 1 1,0 1 1 1 0 1 0 0,1 0 0 0 0 1 0 1,1 0 0 1 0 1 1 0,1 0 1 0 0 1 1 1,1 0 1 1 1 0 0 0,1 1 0 0 1 0 0 1,1 1 0 1 1 0 1 0,1 1 1 0 1 0 1 1,1 1 1 1 1 1 0 0,二、逻辑功能总结,5421,码,8421,码,小结,难点：使能（控制）端的使用,重点：数据选择器，数值比较器，奇偶产生,/,校验电路,关键：搞清楚组合逻辑电路的特点,与后面学习的时序逻辑电路的区别,作业,P173,：,6,（,5,），,8,与或式,与非与非式,与或非式,或与式,或非或非式,与或式,与非与非式,两次取反,或与式,或,非或非式,与或非式,两次取反,摩根律,4.2,组合逻辑电路的设计,电路设计的任务就是根据功能设计电路。一般按如下步骤进行：,(1),将文字描述的逻辑命题变换为真值表，这是十分重要的一步。作出真值表前要仔细分析解决逻辑问题的条件，作出输入、输出变量的逻辑规定，然后列出真值表。,(2),进行函数化简，化简形式应依据选择什么门而定。,(3),根据化简结果和选定的门电路，画出逻辑电路。,例,4,设计三变量表决器，其中,A,具有否决权。,解,第一步：列出真值表。,设,A,、,B,、,C,分别代表参加表决的逻辑变量，,F,为表决结果。对于变量我们作如下规定：,A,、,B,、,C,为,1,表示赞成，为,0,表示反对。,F,=1,表示通过，,F,=0,表示被否决。真值表如表,4-4,所示。,第二步：函数化简。,我们选用与非门来实现。画出卡诺图，其化简过程如图,4-6(,a,),所示，逻辑电路如图,4-6(,b,),所示。,表,4 4,例,4,真值表,A,B,C,F,0,0,0,0,1,1,1,1,0,0,1,1,0,0,1,1,0,1,0,1,0,1,0,1,0,0,0,0,0,1,1,1,图,4 6,例,4,化简过程及逻辑图,例,5,设计一个组合电路，将,8421BCD,码变换为余,3,代码。,解,这是一个码制变换问题。由于均是,BCD,码，故输入输出均为四个端点，其框图如图,4-7,所示。按两种码的编码关系，得真值表如表,4-5,所示。,图,4 7,码制变换电路框图,表,4 5 8421BCD,码变换为余,3,代码真值表,由于,8421BCD,码不会出现,10101111,这六种状态，故当输入出现这六种状态时，输出视为无关项。化简过程如图,4-8,所示。图,4-9,是转换电路的逻辑图，化简函数为：,图,4 8,例,5,化简过程,图,4 9,例,5,逻辑图,常用中规模组合逻辑部件的原理和应用,表,4 6,集成电路的划分,4.2.1,半加器与全加器,1.,半加器设计,图,4 10,半加器框图,表,4 7,半加器真值表,A B,S C,i+1,0 0,0 1,1 0,1 1,0 0,1 0,1 0,0 1,(1),列出真值表,(2),函数表达式及化简,图,4 11,半加器逻辑图,(3),逻辑电路实现,2.,全加器设计,图,4-12,全加器框图,表,4 8,全加器真值表,A,i,B,i,C,i,S,i,C,i+1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0,1 0,1 0,0 1,1 0,0 1,0 1,1 1,(1),列出真值表,函数变换过程如下：,(2),函数表达式及化简,由,S,i,、,C,i,+1,式组成的逻辑电路如图,4-13,所示。,图,4 13,用异或门构成全加器,(3),逻辑电路实现,图,4 14,用与或非门组成全加器,3.,全加器的应用,例,6,试用全加器构成二进制减法器。,解,利用,“,加补,”,的概念，即可将减法用加法来实现，图,4-18,即为全加器完成减法功能的电路。,图,4 18,全加器实现二进制减法电路,例,7,试用全加器完成二进制的乘法功能。,解,以两个二进制数相乘为例。乘法算式如下：,图,4 19,利用全加器实现二进制的乘法,例,8,试用四位全加器构成一位,8421,码的加法电路。,解,两个,8421,码相加，其和仍应为,8421,码，如不是,8421,码则结果错误。如,产生错误的原因是,8421BCD,码为十进制，逢十进一，而四位二进制是逢十六进一，二者进位关系不同，当和数大于,9,时，,8421BCD,应产生进位，而十六进制还不可能产生进位。为此，应对结果进行修正。当运算结果小于等于,9,时，不需修正或加,“,0,”,，但当结果大于,9,时，应修正让其产生一个进位，加,0110,即可。如上述后两种情况：,故修正电路应含一个判,9,电路，当和数大于,9,时对结果加,0110,，小于等于,9,时加,0000,。,除了上述大于,9,时的情况外，如相加结果产生了进位位，其结果必定大于,9,，所以大于,9,的条件为,图,4 20,大于,9,的化简,图,4 21,一位,8421BCD,码加法器电路图,例,9,试采用四位全加器完成,8421BCD,码到余,3,代码的转换。,解,由于,8421BCD,码加,0011,即为余,3,代码，所以其转换电路就是一个加法电路，如图,4-22,所示。,图,4-22,用全加器构成,8421BCD,码到余,3,代码的转换电路,例,11,用译码器设计两个一位二进制数的全加器。,解,由表,4-8(,全加器真值表,),可得,图,4 44,用,3-8,译码器组成全加器,例,12,用,4-10,译码器,(8421BCD,码译码器,),实现单,“,1,”,检测电路。,解,单“,1”,检测的函数式为,图,4 45,单“,1”,检测电路,例,13,用数据选择器实现三变量多数表决器。,三变量多数表决器真值表及八选一数据选择器功能如表,4-17,所示。则,A,2,A,1,A,0,F,D,i,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,0,0,1,0,1,1,1,D,0,D,1,D,2,D,3,D,4,D,5,D,6,D,7,表,4 17,真值表,与四选一方程对比,由公式确定,D,i,如下：,为使,F,=,F,则令,图,4 55,例,18,电路连接图,(2),卡诺图法。此法比较直观且简便，其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围，即输入数据区；最后由数据区确定每一数据输入端的连接。,例,14,用卡诺图完成例,13,。,解,由真值表得卡诺图如图,4-56,所示，选定,A,2,A,1,为地址变量。在控制范围内求得,D,i,数：,D,0,=0,D,1,=,A,0,D,2,=,A,0,D,3,=1,。结果与代数法所得结果相同。,图,4 56,卡诺图确定例,13,D,i,端,（,3,）降维图法：,卡诺图变量数称维数，将某些变量移入方格内可减少维数，称降维图。,降一维,例,1,：,1,1,1,1,00 01 11 10,01,BC,A,C,C,C,C,01,01,B,A,将,C,变量移入方格内,AB,00,，,C,0,，,S,0,C,1,，,S,1,S,C,AB,01,，,C,0,，,S,1,C,1,，,S,0,S,C,AB,10,，,C,0,，,S,1,C,1,，,S,0,S,C,AB,11,，,C,0,，,S,0,C,1,，,S,1,S,C,C,C,C,C,01,01,B,A,D0,D1,D2,D3,01,01,B,A,可知用,4,选,1,实现,S,，有,逻辑图,A,1,F,A,0,4,选,1,D,0,D,1,D,2,D,3,A,B,C,S,可知用,8,选,1,实现，有,D,0,=D,2,=D,4,=D,5,=D,，,D,1,=0,，,D,3,=D,6,=1,，,D,7,=D,。,例,2,：用,8,选,1,实现,F=,m(1,5,6,7,9,11,12,13,14),1,1,1 1,1 1 1,1 1,00 01 11 10,0001,11,10,CD,AB,D,0,D,1,1 D,D,D,0 1,00,01,11,10,C,AB,降维,D0,D1,D2,D3,D6,D7,D4,D5,0 1,00,01,11,10,C,AB,选卡,D,0,=D,2,=D,4,=D,5,=D,，,D,1,=0,，,D,3,=D,6,=1,，,D,7,=D,逻辑图,A2 F,A1 8,选,1,A0,D0 D1 D2 D3 D4 D5 D6 D7,A,B,C,D,“1”,1 1 1,1 1,1 1 1,1,00 01 11 10,0001,11,10,CD,AB,例,3,：,D,1,D,D,1 D,0,D,0 1,00,01,11,10,C,AB,降,1,维,如图所示卡图，,对函数降,2,维,.,AB,00,，,C,0,，,F,D,C,1,，,F,1,F,C+D,AB,10,，,C,0,，,F,0,C,1,，,F,D,F,CD,AB,11,，,C,0,，,F,1,C,1,，,F,D,F,C+D,AB,01,，,C,0,，,F,D,C,1,，,F,D,F,CD+CD,C+D,C D,+,CD,CD,C+D,0 1,01,B,A,降,2,维,例,20,用四选一数据选择器实现如下逻辑函数：,F,=(0,，,1,5,6,7,9,10,14,15),解,选地址,A,1,A,0,变量为,AB,，则变量,CD,将反映在数据输入端。如图,4-57,所示。,图,4 57,用卡诺图设计例,20,小结,难点：,降维卡诺图在组合逻辑电路设计中的应用,重点：,用中规模集成器件设计组合电路,关键：,结合组合逻辑电路分析方法介绍常用,MSI,器 件的功能和应用，学会利用常用组合逻辑模块来设计电路,作业,P174,：,9,，,12,，,13,，,14(2),，,15(1),，,18,，,19,，,20,，,24,4.3,组合电路的竞争与冒险,竞争：,信号经不同路径到达某一点有时，所用的,时间不同，这个,时间差,称之为,竞争,。,冒险,：,由于竞争使得电路产生了,暂时,错误输出,称之为,冒险,。,说明,:,(1),一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。,(2),竞争和冒险是对电路的，而不是针对函数的。,4.3.1,竞争、,冒险,冒险分类,逻辑冒险,静态冒险,本应不变而发生了变化。,动态冒险,本应一次变化而发生了多次变化。,输出错误,0,型冒险,产生低电平错误。,1,型冒险,产生高电平错误。,静态,0,型,动态,0,型,静态,1,型,动态,1,型,输入变化前的输出,输入变化后的输出,逻辑冒险,一个变量的变化。,功能冒险,多个变量的变化。,本应不变而发生了变化,本应一次变化而发生了多次变化,1,、产生原因,器件延时不同。,信号路径不同。,2,、静态逻辑冒险举例,一般情况,产生,1,型,冒险,产生,0,型,冒险,1,t,pd,有代数法和卡诺图法,检查是否存在某个变量,X,，,它同时以原变量和反变量的形式出现在函数表达式中；,1,、代数法：,如果上述现象存在，则检查表达式是否可在一定条件下成为,X+X,或者,X,X,的形式。若能，则说明与函数表达式对应的电路可能产生冒险。,4.3.2,判别方法,检查有否互补变量,检查表达式形式,冒险,。,解,：变量,A,和,C,具备竞争的条件,应分别进行检查。,检查,C,：,C,发生变化时不会产生冒险.,检查,A,：,当,B=C,=1,时,A,的变化可能使电路产生冒险.,当描述电路的逻辑函数为“,与或,”式时,可采用卡诺图来判断是否存在冒险。其方法是观察是否存在“,相切,”的卡诺圈,若存在则可能产生冒险。,2,、卡诺图法,00 01 11 10,00,01,11,10,CD,AB,1,1,1,1,1,1,1,1,因此当,B,D,=1,，,A,0,时,(,此时,F,=,C+C,),，电路可能由于,C,的变化,而,产生冒险。,用增加冗余项的方法消除冒险,在表达式中,加,上多余的,与项,或者,乘,上多余的,或项,，使原函数不可能在某种条件下,冒险。,冒险应该消除,否则会影响电路的工作。,4.3.3,冒险的消除,解,：原电路对应的函数表达式为,根据定理，增加冗余项,BC,，,有,1,&,B,C,A,F,&,&,d,g,e,G,1,G,2,G,3,G,4,例：电路如图所示，用增加冗余项的方法消除,电路中的冒险。,利用定理：,给原函数增加冗余项,。,当,B=C=,1,进,函数由,F,A,A,变成了,F,1,B,A,C,&,1,&,&,&,F,附加门,电路改进如下图所示。,00 01 11 10,00,01,11,10,CD,AB,1,1,1,1,1,1,0,1,0,0,0,1,0,0,0,0,1 1,1 1,00 01 11 10,01,BC,A,卡诺图中增加卡诺圈以消除,相切,在电路的输出端连接一个惯性延时环节，通常是,RC,滤波器。,组合电路,x,1,x,2,x,n,F,F,C,R,F,t,F,t,使用 此方法时要适当选择时间常数,(,=,RC,),，,要求,足够大，以便,“,削平,”,尖脉冲；但,又,不能太大，以免使正常的输出发生畸变。,增加惯性延时环节,加选通脉冲,B,A,&,E,F,(1),先使,E,0,，关闭与非门,(2),等,A,、,B,信号都来到后，,让,E,1,得到可靠的,F,AB,其它办法,(1),计算机仿真,检查有无冒险存在；,(2),实验验证，等等。,小结,组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。,组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等,5,种方法来描述，它们在本质上是相通的，可以互相转换。,组合电路的分析步骤：逻辑图写出逻辑表达式逻辑表达式化简列出真值表逻辑功能描述。,组合电路的设计步骤：列出真值表写出逻辑表达式或画出卡诺图逻辑表达式化简和变换画出逻辑图。,在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。,本章小结,二种方法,：,分析、设计方法。,六种电路：,加法器、编码器、译码器、,数据选择器、比较器、奇偶校验器。,竞争与冒险,要求,：,熟练掌握组合电路的分析方法和设计方法。,熟练掌握六种芯片的主要功能和基本应用。,了解组合电路中的竞争与冒险。,解,：,例,1,：,军民联欢会的入场券分红,、,黄两色，军人持红票入场，群众持黄票入场，符合要求时，放行通过。求放行的逻辑关系，,并用,3-8,译码器实现。,设,：,A=1,为军人，,A=0,为群众,B=1,有红票，,B=0,无红票,C=1,有黄票，,C=0,无黄票,Y=1,通过，,Y=0,不能通过,A B C Y,0 0 0 0,0 0 1 1,0 1 0 0,0 1 1 1,1 0 0 0,1 0 1 0,1 1 0 1,1 1 1 1,例,2,：,有一个水塔，由大小两个水泵供水。水位高于,C,时不供水，水位低于,C,时由小水泵单独供水；水位低于,B,时，由大水泵单独供水；水位低于,A,时，由两个水泵同时供水，请说明两个水泵的工作情况。,解：,设大水泵为,ML,，小水泵为,MS,，取值为,1,表示工作，为,0,表示停止。三个限位为,A,、,B,和,C,，取值为,1,表示水位低于,A,、,B,和,C,点。,列出真值表,写出逻辑表达式,A B C MS ML,可由,ML,（或,MS,）为,1,的各项,0 0 0 0 0,写出,ML,（或,MS,）的与或式：,0 0 1 1 0,ML,=,A B C +A B C,0 1 1 0 1,MS=A B C +A B C,1 1 1 1 1,也可以用,ML,（或,MS,）为,0,的,各项写出或与式：,ML=(A+B+C),(,A+B+C),MS=(A+B+C),(A+B+C),例,3,试用,4,选,1,数据选择器实现逻辑函数：,解：,将,A,、,B,接到地址输入端，,C,加到适当的数据输入端。,作出逻辑函数,L,的真值表，根据真值表画出连线图。,