E1接口介绍.ppt

,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,E1,知识介绍,结合,DS21Q59,芯片浅谈,E1,的运用,主要内容,1,、概述,2,、,E1,基础知识介绍,3,、名词解释,4,、收发器,DS21Q59,的运用,一 概述,E1,是,ITU-T,制定并由欧洲邮政与电信协会（,CEPT,）命名的数字传输系统一次群（即,PCM30,）标准，由,32,个,64kbps,的,PCM,话路经过分时复用形成，其传输速率为,2.048Mbps,，其中,30,个话路传输语音等用户信息，另两个话路作为系统开销，传输同步码、信令码及其他辅助信号。,E1,接口的物理及电特性符合,CCITT,的,G.703,标准。我国也采用,E1,标准作为,PCM,系统和,N-ISDN,的基群。目前，建立在,G.703,基础上的,E1,接口在分组网、帧中继网、,GSM,移动基站及军事通信中得到广泛的,应用，传送语音信号、数据、图像等业务。,二、,E1,基础知识介绍,1,、,E1,简介,一条,E1,是,2.048M,的链路，用,PCM,编码。,一个,E1,的帧长为,256,个,bit,分为,32,个时隙，一个时隙为,8,个,bit,。,每秒有,8k,个,E1,的帧通过接口，即,8K*256=2048kbps,。,每个时隙在,E1,帧中占,8bit,，,8*8k=64k,，即一条,E1,中含有,32,个,64K,。,2,、,E1,帧结构,E1,分为有成帧，成复帧与不成帧三种方式，在成帧的,E1,中第,0,时隙用于传输帧同步数据，其余,31,个时隙可以用于传输有效数据；在成复帧的,E1,中，除了第,0,时隙外，第,16,时隙是用于传输信令的，只有第,1,到,15,，第,17,到第,31,共,30,个时隙可用于传输有效数据；而在不成帧的,E1,中，所有,32,个时隙都可用于传输有效数据。,3,、,E1,信道的帧结构,在,E1,信道中，,8bit,组成一个时隙（,TS,），由,32,个时隙组成了一个帧（,F,），,16,个帧组成一个复帧（,MF,）。在一个帧中，,TS0,主要用于传送帧定位信号（,FAS,）、,CRC-4,（循环冗余校验）和对端告警指示，,TS16,主要传送随路信令（,CAS,）、复帧定位信号和复帧对端告警指示，,TS1,至,TS15,和,TS17,至,TS31,共,30,个时隙传送话音或数据等信息。我们称,TS1,至,TS15,和,TS17,至,TS31,为“净荷”，,TS0,和,TS16,为“开销”。如果采用带外公共信道信令（,CCS,），,TS16,就失去了传送信令的用途，该时隙也可用来传送信息信号，这时帧结构的净荷为,TS1,至,TS31,，开销只有,TS0,了。,4,、,由,PCM,编码介绍,E1,由,PCM,编码中,E1,的时隙特征可知，,E1,共分,32,个时隙,TS0-TS31,。每个时隙为,64K,，其中,TS0,为被帧同步码，,Si,、,Sa4,、,Sa5,、,sa6,、,Sa7,、,A,比特占用，若系统运用了,CRC,校验，则,Si,比特位置改传,CRC,校验码。,TS16,为信令时隙，当使用到信令,(,共路信令或随路信令,),时，该时隙用来传输信令，用户不可用来传输数据。所以,2M,的,PCM,码型有：,PCM30,：,PCM30,用户可用时隙为,30,个，,TS1-TS15,TS17-TS31,。,TS16,传送信令，无,CRC,校验。,PCM31,：,PCM30,用户可用时隙为,31,个，,TS1-TS15,TS16-TS31,。,TS16,不传送信令，无,CRC,校验。,PCM30C,：,PCM30,用户可用时隙为,30,个，,TS1-TS15,TS17-TS31,。,TS16,传送信令，有,CRC,校验。,PCM31C,：,PCM30,用户可用时隙为,31,个，,TS1-TS15,TS16-TS31,。,TS16,不传送信令，有,CRC,校验。,CE1,就是把,2M,的传输分成了,30,个,64K,的时隙，一般写成,N*64,，你可以利用其中的几个时隙，也就是只利用,n,个,64K,，必须接在,CE1/pri,接口上。,CE1/pri,接口拥有两种工作方式：,E1,工作方式（也称为非通道化工作方式）和,CE1/PRI,工作方式（也称为通道化工作方式）。,5,、,E1,接口阻抗匹配,G,703,标准终端阻抗匹配非平衡为,75 ohm,，平衡为,120 ohm,6,、,E1,三种使用方法,将整个,2M,用作一条链路，如,DDN,（数字数据网）,2M,；,将,2M,用作若干个,64k,及其组合，如,128K,，,256K,等，这就是,CE1,；,在用作语音交换机的数字中继时，这也是,E1,最本来的用法，是把一条,E1,作为,32,个,64K,来用，但是时隙,0,和时隙,15,是用作,signaling,即信令的，所以一条,E1,可以传,30,路话音。,PRI,就是其中的最常用的一种接入方式，标准叫,PRA,信令。,三、名词解释,FAS Frame Alignment Signal,基本帧信号,CAS Channel Associated Signaling,通道关联信令,MF Multiframe,复帧,Si,International Bits,国际标准位,CRC4 Cyclical Redundancy Check,循环冗余检验,CCS Common Channel Signaling,公共信道信令,Sa Additional Bits,额外附加位,E-Bit CRC4 Error Bits,循环冗余检验错误位,LOC Loss of Clock,时钟丢失,TCLK,此文中,TCLK,基本上引用发送速率时钟和参考实际的输,入信号或者内部驱动信号,RCLK,引用帧恢复网络时钟和作为输出时钟或者内部信号的参考。,四、,DS21Q59,应用,1,、,DS21Q59,概述,DS21Q59,是美国,MAXIM,公司出品的单片四路,E1,收发器芯片，是一种优化的高密度,E1,线路终端。它包含四个由线路接口单元（,LIU,）和成帧器组成的完全独立的收发器，具备了连接四条,E1,线路所需的各种功能，并且还有一个,TDM,背板接口，用于在片内进行多路,E1,信号的交叉复用。该芯片是制作四路,E1,数字中继接口的极佳选择，可广泛用于路由器、复用器、接入设备、数字程控交换机及信道服务单元（,CSU,）与数据服务单元（,DSU,）中。,2,、,DS21Q59,的主要性能与特点,有,4,个完整的,E1,收发器；,32/128,位的无晶振抖动抑制器，用于消除时钟或数据的相位抖动；,片内的系统时钟合成器能够产生,2.048MHz,、,4.096MHz,、,8.192MHz,及,16.384MHz,等几种时钟，用于多路,E1,信号的交叉式,PCM,总线工作（,IBO,）方式；,支持随路信令（,CAS,）和公共信道信令（,CCS,）,接收通路有两帧容量的滑动缓冲存储器,用于消除接收数据与背板异步时钟之间的相位差和频率差；,四个收发器具有独立的环回诊断能力，包括远端环回、本地环回与帧环回；,附加的,8,根输出引脚（每个收发器,2,根）可由用户灵活配置使用；,能够检测并产生远端告警及,AIS,告警；,符合,ITU-T,的,G.703,、,G.704,以及,G.732,等,E1,标准。,3,、,DS21Q59,基本工作原理,DS21Q59,芯片主要集成了线路接口单元和成帧器功能，由外部的控制器或处理器通过串口或并口总线对芯片实施控制与功能配置。下图是,DS21Q59,内部功能框图（图中只画出了四个收发器中的一个）。,TSER1,是发送串行数据流的输入端，,RSER1,是接收串行数据流的输出端。线路接口单元包括发送接口、接收接口和抖动抑制器，由,LICR,寄存器控制。,数据发送,发送数据时，发送成帧器提供,E1,传输所必须的帧和复帧数据开销，背板接口部分为成帧器提供时钟、数据和帧同步信号，由成帧器插入适当的帧同步码型和告警信息，并通过计算插入,CRC,码字，然后完成,AMI,和,HDB3,编码；最后利用一组经过激光修整的延迟线和一个精密的,D/A,转换器产生波形，发送到,E1,线路上去。波形的产生要根据使用的传输介质的情况，产生相应的驱动波形，分别用于,75,的同轴电缆或,120,的双绞线对传输。发送波形通常通过一个,1,：,2,的升压变压器耦合到同轴线或屏蔽的双绞线对上去。,数据接收,接收时，,E1,波形从,RRING,和,RTIP,引脚进入芯片，首先进行时钟和数据恢复，经过抖动抑制器送到接收成帧器；接收成帧器完成对,AMI,和,HDB3,线路码的解码及数据流的同步，确定帧和复帧的码型，同时完成,CRC,码字的错误计数，检测接收到的,AIS,、同步丢失以及对端告警,等各种告警信号，并为背板接口部分提供时钟、数据和帧同步信号。接收通路有两帧容量的滑动缓冲存储器，可通过,RCR,寄存器控制启用，用于消除接收数据与背板异步时钟,SYSCLK,之间的相位差和频率差。,线路接口阻抗选择,用户通过设置,“,CCR5,”,寄存器的,“,IRTSEL,”,位（,CCR5.4,），即可实现,DS21Q59,芯片与,75,或,120,接收终端的匹配。也可以使用内部的终端功能，此时，外部终端接电阻为,120,欧（一般为两只,60,电阻串联），将,“,IRTSEL,”,位置为,“,1,”,，使,DS21Q59,的内部电阻与外部电阻相并联，从而将端接电阻调整到,75,欧。,相位抖动消除,每个收发器都有一个时钟与数据抖动抑制器，通过,LICR,寄存器的,JAS,位（即,D3,位），可以将其配置到发送通路中，也可以配置到接收通路中，用于从发送或接收信号中消除相位抖动。也可以选择不用此项功能。,用户操作口,“,OUTA,”,和,“,OUTB,”,是用户选用输出口，根据需要可灵活配置。通过控制,“,OUTAC,”,寄存器，可以使,OUTA,口输出,CMI,码，用于直接驱动光接口。,时钟合成器,片内的系统时钟合成器能够产生,2.048MHz,、,4.096MHz,、,8.192MHz,及,16.384MHz,等频率的时钟，既为每个收发器提供时钟，还可以为多路,E1,信号的交叉总线（简称,IBO,）方式提供时钟。以,IBO,方式工作时，每个收发器的接收缓冲存储器都必须启用，系统时钟合成器允许任意一条,E1,线路被选中作为系统的参考时钟源，,16.384MHz,的系统时钟支持最多,8,个,E1,数据流复用到单条高速,PCM,总线上（用两片,DS21Q59,实现），高速的,PCM,串行数据流从,TSER1,引脚输入、从,RSER1,输出。,4,、功能模块及其功能,（,1,）总线接口,外部的微控制器或微处理器通过多路总线,/,简单总线或者串行接口总线来控制,DS21Q59,的工作。器件工作有,Intel,和,Motorola,两种定时配置。由,PBTS/BTS1/BTS0,来配置总线模式。,（,2,）寄存器,DS21Q59,的工作环境是通过,9,个控制寄存器来配置的。接收控制器（,RCR,）、发送控制器（,TCR,）和,7,个公共控制寄存器（,CCR1-CCR7,）。这些寄存器在上电时就初始化配置，正常工作后无需改动，除非系统配置需要改变。,地址,0,F,是一个地址识别寄存器（只读寄存器），高,4,位固定为,1001,，指出,E1,收发器器件存在，低,4,位用来识别器件的,id,。此寄存器仅存在收发器,1,（,TS0,，,TS1=0,）。,工厂测试寄存器地址为,1,EHex,，上电工作时，,此寄存器应该设置为,00,h,。,DS21Q59,有,4,个寄存器表征数据帧实时状态信息。即状态寄存器（,SR1,）、状态寄存器（,SR2,）、接收信息寄存器（,RIR,）和同步状态寄存器（,SSR,）。,RAF,接收帧定位寄存器,(1,BH),RNAF,接收帧非定位寄存器,（,40,H,）,TAF,发送帧定位寄存器,TNAF,发送帧非定位寄存器,（,3,）上电时序,上电时，由于内部寄存器的内容都是无法预知的，固,DS21Q59,应配置所有的工作寄存器，包括设置测试寄存器为,00,H,（地址为,1,EHex,）。,LIRST,（,CCR4.7,位）应该从,0,置为,1,复位线路接口电路（设置,LIRST,后，大概需要,40,ms,后器件才能恢复），然后稳定输入系统时钟（,SYSCLK,），,同时,ESR,（,CCR4.5,和,CCR4.6,）也需要从,0,设置为,1,（如果弹性存储不选择可以忽略这步设置）。,（）成帧器环路,环路运用在测试和调试应用中，,SCT,环路数据从发送器返回到接收器。,FLB,使能时，出现下面情况：,在,TPOSO,和,TNEGO,作为正常数据发送，数据通过,RPOSI,输入，,RNEGI,忽略；,RCLK,输出用,TCLK,输入替代。,（）远程环路,CCR3.7=1,，,DS21Q59,强制进入远程环路模式。此环路中，通过,RPOSI,和,RNEGI,引脚输入的数据返回到,TPOSO,和,TNEGO,引脚被发送。数据为正常模式连续的通过接收成帧器，而此时发送成帧器的数据是被忽略的。,（）本地环路,CCR3.6=1,，进入本地环路模式。此环路中，数据作为正常模式连续发送。在,RTIP,和,RRING,接收的数据被发送数据替代。环路中的数据经过振动抑制器。,（）,系统时钟接口,独立的系统时钟接口（,SCI,）四个收发器公用。,SCI,可以设计为使用,4,个接收器中的任一个来作为系统的主参考时钟。同理，多个,DS21Q59,组成,N,口系统，,SCI,允许,N,路中任何一个作为主时钟。此参考时钟还可以通过,REFCLK,引脚为其它,DS21Q59,提供时钟。,REFCLK,作为输出，选择,4,路接收之一作为参考。此引脚配置为输入（对,SCSx,位写入,0,）时，其选择的参考时钟不能作为主时钟。通过时钟合成器,PLL,能产生,2.048,M,、,4.098M,、,8.192M,和,16.384,M,几种系统时钟。系统时钟也可以同,IBO,功能一起使用把,8,路,E1,线合并到一路高速的,PCM,总线上。当,E1,线路口停止时（接收负载信号丢失条件下），系统时钟接口自动会把,MCLK,切换过来作为系统时钟，因此,MCLK,实际上是作为主时钟的备份源。主机也能找到并选择一个正在工作,E1,口作为主源。由于被选择接口时钟需要通过其它的,DS21Q59,器件上（在多器件配置中），因此一个,DS21Q59,时钟合成器总是一个高速时钟源，这允许在时钟源能够平稳的切换。,SCI,控制寄存器只在收发器,1,中存在（,TS0,，,TS1=0,）。,（）接收时钟和数据恢复,DS21Q59,具有一个数字时钟恢复系统。器件通过一个,1,：,1,变压器与带屏蔽双绞线或者同轴电缆接收,E1,线路连接。,MCLK,引脚提供的,2.048,MHz,时钟通过内部,PLL,进行,16,x,倍频，然后提供给时钟恢复系统。时钟恢复系统使用,PLL,提供的时钟形成一个,16,倍的超采样器，用来恢复时钟和数据。此超采样技术确保了突出的抖动误差。,通常,RCLK,是从,RTIP,和,RRING,输入端,E1,线上,AMI/HDB3,波形中恢复出来的，如果输入端不存在,AMI,信号时，,RCLK,来源于,MCLK,引脚。如果抖动抑制器用在发送模块或禁止时，由于超采样数字时钟恢复电路的缘故，,RCLK,的高电平周期变短（即正脉冲变窄）。而如果抖动抑制器用在接收模块（大部分方案应用）时，抖动抑制器恢复,RCLK,几乎,50%,的职责。,（）发送时钟源,根据,DS21Q59,的不同工作模式，发送时钟源也不同。基本配置时,，,IBO,功能禁止，发送时钟源来至,TCLK,引脚，这种模式一般,TCLK,引脚上是一个,2.048,MHz,50ppm,。如果,TCLK,丢失，则是自动切换到,REFCLK,引脚上的系统参考时钟或者同一接口上的恢复时钟由主机来分配。主机通过查询到发送时钟丢失中断来切换,2,个备份时钟的一个，而此时不管,TCLK,脚状态如何,。,当,IBO,功能模式时，由于在发送端时滑动（,slips,）是禁止的，故发送时钟必须与系统时钟同步。这种模式下，,TCLK,脚被忽略，发送时钟由,IBO,电路自动提供,SYSCLK,上当前时钟，被划为,2/4/8,三种。如果,SYSCLK,丢失，自动切换到,REFCLK,引脚上的系统参考时钟或者同一接口上的恢复时钟由主机来分配。,（）,弹性存储器操作,DS21Q59,在接收端有容纳,2,帧（,512,bit,）的弹性存储器。,用于消除接收数据与背板异步时钟之间的相位差和频率差。背板异步时钟主要是,2.048M,（正常工作）、,4.096M,、,8.192M,或者,16.384M,（使用,IBO,功能时）。此寄存器包含了丰富的可控滑动性能。,如果接收弹性存储器被使能（,RCR.4=1,），则,SYSCLK,引脚必须提供一个,2.048,MHz,时钟。如果是,IBO,功能，则,SYSCLK,引脚必须提供一个,4.096/8.192/16.384,MHz,时钟。用户要么在,RSYNC,引脚提供一个帧,/,复帧同步时钟（,RCR.5=1,），要么在帧,/,复帧边界时,RSYNC,引脚提供一个脉冲（,RCR.5=0,）。通过控制,RCR1.6=0/1,为单帧,/,复帧边界出现脉冲。在弹性存储模式下，,CAS,（,RCR.7=0,）,/CRC4,（,RCR.7=1,）复帧边界通过,RSYNC,引脚来指示。当弹性存储器是满载或者空载时，会产生一个可控制的滑动（,slip,），如果是空载，满帧（,256,bits,）将在,RSER,重复，这时,SR1.4=1,和,RIR.3=1,；如果是满载，整帧数据被删除，,SR1.4=1,和,RIR.4=1,。,(1,),线路接口单元,线路接口单元包括,3,部分：接收器，处理时钟和数据的恢复；发送器，波形发生和驱动,E1,线路；抖动抑制器。由线路接口控制器来管理这,3,部分。,谢谢！,