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Write Leveling
为了更好地提高信号完整性，DDR3采用了fly-by的拓扑结构。地址线、控制线、时钟线均采用此种方式进行布线。Fly-by拓扑结构本身特性减小了走线的stub和长度，但是它同时也带来了CK-CK#和DQS-DQS#之间的走线延迟（DQS为点到点的信号）。为了消除走线延时带来的误差，DDR3引入了write leveling这一特性。
DRAM颗粒在DQS-DQS#的上升沿采样CK的状态，并通过DQ线反馈给DDR3控制器。控制器端反复的调整DQS-DQS#的延时，直到控制器端检测到DQ线上0到1的跳变。控制器就lock住delay value。

Leveling过程中，DQS-DQS#从控制器端输出，所以在DRAM侧必须进行端接；同理，DQ线由DRAM颗粒测输出，在控制器端必须进行端接；
控制器通过写MR1的A7为‘1’进入write leveling进程；当完成write
Leveling时，通过写MR1的A7为‘0’退出write leveling进程。注意：当向控制器写控制命令时，该MR模式寄存器的值全部被重写。