eda期末知识点总结.doc

1，用数据流描述方式应注意的问题是什么？
1，X状态的传递问题

2，限制问题
数据流描述是建立在用并行信号赋值语句描述的基础上，当语句中一输入信号的只发生变化时，复制语句就被激活
2，写出VHDL中描述始终上升沿，下降沿语句（一共8句）
下降沿：
1，CLK=’0’ AND CLK’LAST_VALUE=”1”
2，FALLING_EDGE(CLK)
3,CLK’EVENT AND CLK=’0’
4,CLK’EVENT AND(CLK=’0’)
AND (CLK’LAST_VALUE=’1’)
上升沿：
1，CLK=’1’ AND CLK’LAST_VALUE=”0”
2，RISING_EDGE(CLK)
3,CLK’EVENT AND CLK=’1’
4,CLK’EVENT AND(CLK=’1’)
AND (CLK’LAST_VALUE=’0’)
【选择】3，用原理图编辑层次化设计方法中将已设计好的功能模块包装成原件的命令式什么？
FAIL----CREAT/UPDATE----CREAT SYMBOL FILE FOR CURRENT.FILE
【选择】4结构体描述的是内部功能
【选择】5不完整的IF语句实现什么样的逻辑电路？（时序电路）
时序电路=组合电路+有储能元件 组合电路=逻辑上输出总是当前输入状态的函数
不完整的IF语句，默认将不完整的只锁存，股实现的是时序电路
【选择】6，信号的更新时什么时候完整的，跟进程用什么关系？
信号的复制要有一个延时，只有在延时以后，才能更新，在进程中，所有信号复制操作几乎是在同事完成的，且是在执行到END PROCESS是才会发生
当在进程中存在同一信号有多个复制源实际复制时是最接近END PROCESS的语句的信号
【选择】7，对于数据类型中，看了一直接引用而不必声明的是哪一个？
VHDI标准中规定标准库STD和工作库WORK是默认打开的BIT数据类型在STD中不必声明
【选择】8波形文件的后缀名为.vmf；VHDL的文件名后缀是.vhd
【选择】9进行编译的要求哪三个名字是相同的？
工程名，文件名，实体名
【选择？】10，FPGA的结构和工作原理是什么？
FPGA即现场可编程门阵列，是大规模可编程逻辑器件，结构为查找表逻辑结构，即可编程的查找表结构，大部分FPGA采用基子SRAM的查找表逻辑形成结构，就是用SRAM来构成逻辑函数发生器，一个N输入LUT可以实现N个输入变量的任何逻辑功能
11，EDA的设计流程是什么？当中的综合是什么样的过程？当中的关系是否唯一？
自顶而下：设计输入（原理图/HDL文本编辑）----综合----FPGA/CPLD适配----时序与功能门级仿真----FPGA/CPLU编程下载----硬件测试
（综合就是把抽象设计层次中的一种表示转化成另一种表示的过程）综合是将电路的高级语言转换成低级的，可与FPGA/CPLU的基本结构相映射的网表文件互程序，这种过程不是唯一的，综合的优化也不是单方向的
【选择】12，EDA的设计当中，CPLU的设计流程是什么？
原理图/HDL文本编辑输入----功能仿真----综合优化----综合后仿真----实现----时序仿真及验证----调试与加载配置
【选择】13，CPLU通过什么样的逻辑实现它的逻辑功能？
CPLU是基于乘积项的可编程结构实现基逻辑功能，FPGA可编程的查找表结构
【选择】14，IP核设计当中，软IP核是用VHDL等硬件描述语言的功能块，并不涉及用什么具体电路元件实现这些功能
固IP核是完成了综合的功能块，硬IP核提供设计的最终阶段产品
【选择】15，信号可不可以带进程？为什么？
信号可以带进程，在整个结构体内的任何地方都能适用，变量VARIABLE只能在定义的进程中使用
【选择】16，WORK工作库，IEEE,常用资源库，STD，VHDL标准库
【选择】17在状态机编码中，以为热吗编码方式就是用几个触发器来实现具体几个状态的状态机，所用触发器最多
【名词解释】18，LPM参数可设置模块库；RTL:寄存器传输级
IEEE：常用资源库的设计库名；LAB：逻辑阵列块
ASIC:主要指用于某一专门用途的集成电路器件

19,7段共阴极，LED段译码器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY VECLTS IS
PORT LA:IN STD_LOGIC_VECTOR(5 DOWNTO 0);
LEDTS:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);
END;
ARCHITECTURE ONE OF VELTS IS
BEGIN
PROCESS(A)
BEGIN
CASE A IS
WHEN”0000”=>LEDTS<=”0111111”;
WHEN”0001”=>LEDTS<=”0000110”;
WHEN”0010”=>LEDTS<=”1011011”;
WHEN”0011”=>LEDTS<=”1001111”;
WHEN”0100”=>LEDTS<=”1100110”;
WHEN”0101”=>LEDTS<=”1101101”;
WHEN”0110”=>LEDTS<=”1111101”;
WHEN”0111”=>LEDTS<=”0000111”;
WHEN”1000”=>LEDTS<=”1111111”;
WHEN”1001”=>LEDTS<=”1101111”;
WHEN”1010”=>LEDTS<=”1110111”;
WHEN”1011”=>LEDTS<=”1111100”;
WHEN”1100”=>LEDTS<=”0111001”;
WHEN”1101”=>LEDTS<=”1011110”;
WHEN”1110”=>LEDTS<=”1111001”;
WHEN”1111”=>LEDTS<=”1110001”;
WHEN OTHERS=>NULL;
END CASE;
END PROCESS;
ENDL;

FPGA的配置文件又分为bit文件和mcs文件，bit是通过JTAG接口进行配置的，mcs文件是通过SPI或BPI接口进行配置的。

20，计数器清零，大于9，清零进位
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT (CLK,RST,EN:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT:OUT STD_LOGIC）；
END CNT10;
ARCHIECTURE BEHAV OF CNT10 IS
BENGIN
PROCESS (CLK,RST,EN)
VARIABLE CQI: STD_LOGIC_VECTOR (3 DOWNTO 0);
BENGIN
IF RST=’1’ THEN CQI:=(OTHERS=>’0’);
ELSIF CLK’ EVENT AND CLK =’1’ THEN
IF EN=’1’ THEN
IF CQI<9 THEN CQI:=CQI+1;
ELSE CQI:=(OTHERS=>’0’);
END IF;
END IF;
END IF;
IF CQI=9 THEN CONT<=’1’;
ELSE COUT<=‘0’;
END IF;
CQ<=CQI;
END PROCESS;
END BEHAV;

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