硬件分析思路及相關經驗總結.doc

PE專用分析參考
2002年11月29日

目 錄
第一章 相關知識點介紹
1、 TAG
2、 傳統型北橋功能介紹
3、 南橋功能介紹
4、 GMCH功能介紹
5、 ICH內部功能介紹
6、 CACHE的原理及工作方式
7、 74LS244(F244)
8、 40S9011分頻器
9、 74245(緩沖器)
10.MAX 213
11. CPU的工作模式
12. PCI總線介紹
第二章 各外設動作原理
1、CPU动作讲解
2、CO- PROCESSOR 动作讲解
3、CLK动作讲解
4、BUS CTRL动作讲解
5、IRQ 动作原理讲解
6、DMA动作原理讲解
7、RTC动作原理讲解
8、CMOS动作原理讲解
9、TIMER 動作講解
10、DRAM動作講解
11、K/B 動作講解
12、BUS動作講解
13、主機板用系統晶片組LIST
14、專有名詞解釋
15、PIO动作原理讲解
16、1394 动作原理讲解
17、FDD动作原理讲解
18、HDD动作原理讲解
19、VGA 动作原理讲解
20、AUDIO 动作原理讲解
21、MODEM 动作原理讲解
22、MPEG 动作原理讲解
23、PCMCIA动作原理讲解
24、LCD动作原理讲解
25、SPDIF动作原理讲解
26、CCD动作原理讲解
27、Blue Tooth 动作原理讲解
28、CDROM动作原理讲解
29、FIR动作原理讲解
第三章 維修分析思路
1、 80P=FF
2、 80P=C1、C6(MOMERY TEST FAIL)
3、 80P=05(K/B FAIL) 或(05 C1重復RESET)
4、 80P=05 0D 41

5、 80P=0b
6、80P=31(VGA CARD FAIL)
7、80P=12(HIGH MEMORY ERROR)
8、“03“開機後當機
9、“07”開機後當機
10、“08”CACHE BAD
11、“04”當機
12、“06”LOSE CMOS OR CMOS CHECKSUM ERROR
13、“13”CMOS CLOCK ERROR
14、“09”不讀A盤OR讀A當機
15、“10”HDC OR不讀C、CD-ROM
16、SPEED ERROR、LED不亮、SPEAKER無聲、RESET無作用
17、PORT FAILED(LPT、COM1、COM2)
18、USB FAILED
19、測試中當機
20、ATX POWER不啟動OR自動開機、關機
第四章 經驗總結及實例指導
1、 訊號異常處理
2、 POWER ON SEQUENCE
3、 維修這測試前必須做的五大步驟
4、 POWER電壓不對應向哪個方向分析？
5、 CPU電壓不正確應向哪個方向找？
6、 ISA CLOCK沒有訊號怎麼辦？
7、 無RESET的分析方向
8、 TTL與非門簡易判別方法
9、實例分析參考（很有針對性，值得一看！）

第一章 相關知識點介紹
一、 TAG
是一靜態的CACHE，主要功能是識別CACHE中的內容，把其檢測到的內容及時告知CPU，從而確保CPU從CACHE中能夠及時、准確得取到數據

二、傳統型北橋功能介紹：(VIA VT8501 Apollo MVP4)
a/ 支持所有的Socket 7總線介面
b/ 支持高級L2 Cache
c/ 集成圖形加速控制器(AGP)
d/ 支持PCI總線控制器
e/ 集成高性能DRAM控制器
f/ 高性能的3D CAD加速器
g/ 集成視頻處理能力
h/ 支持DVD
i/ DFP Interface

三、南橋功能介紹：(VIA VT82C686A)
a/ PCI To ISA Bridge
b/ Intergreted DMA—33/66 PCI EIDE Controller
c/ Intergreted Super I/O Controller
d/ Sound Bluster Pro Hardware and direct sound ready AC’97 Dilit Audio Controller
e/ CPU Voltage、Temperator
f/ CPU FAN速度監視器及控制器
g/ USB控制器
h/ 系統管理器
i/ Drop APM(高級電源管理)
j/ 即插即用功能
k/ 8254—RTC(實時時鐘)、8259、8237

四、GMCH功能介紹：(I810芯片組)
a/ 支持單處理能力
b/ 2D/3D圖形處理效果
c/ 32位地址尋址能力
d/ Integralet H/W Motion Compersetion Engine
e/ 64Bit GTL+ Based System Bus Interface at 66MHZ/100MHZ
f/ 64Bit System Memory Interface With Optimined Support For SDRAM at 100MHZ
g/ Intergrated 230MHZ DAC(數字類的控制器)
h/ Intergrated Digital Video at Port
i/ 4MB Display Cache(82810—DC100 Only)顯存

五、ICH內部功能介紹：
a/ Support PCI REV2.2，工作頻率為33MHZ
b/ Icho Supports up to 4 REQ/GNT Pains
c/ Support Power Management (支持電源管理邏輯)
d/ Ultra DMA Controller、中斷控制器及實時控制功能
e/ 集成IDE控制器(ICHO支持Ultra ATA33,ICH支持Ultra ATA66)
f/ USB總線界面，支持兩個USB接口
g/ 系統管理總線
h/ AC’97 REV2.1 Compliant Link for Audio and Telephony Codes
i/ Low Pin Count(LPC) Interface
j/ Firmware Hub(FWH) Interface Support
k/ Alert on Lan(82801AA ICH Only)

六、CACHE的原理及工作方式：
(一)、原理：局部性原理，將主存中訪問概率高的內容存放在CACHE中，
CPU CACHE找到執；若找不到，再到RAM中找，不僅讀指定內容，將(K-1)的內容也存入CACHE中。以H表示CACHE命中率(百分數)，T1表示訪問時間，T2表示主存訪問時間，T3表示CACHE與主存的總時間，則T3=H*T1+(1-H)*T2，其中(1-H)為失效率
(二)、工作方式：
1. 快取記憶體控制器從DRAM中將常用資料復制
2. 將復制的資料存入CACHE
3. CPU要取資料時，先從CACHE處尋找
4. 若從CACHE中找不到則再從DRAM中讀取
5. 處理過後將資料先存入DRAM
6. 再檢查資料地址CACHE中是否有，若有則也將資料存入CACHE以保持與DRAM中資料一致，若無則只存入DRAM中

七、74LS244(F244)
中斷控制器，其中非屏蔽中斷NMI，CPU可屏蔽中斷INTR，都經過其中4條線：A20M、LINT(1，0)、IGNNE，其決定CPU的倍頻，其中LINT(1，0)為NMI、INTR，其還存有443BX發出的RESET信號，其優先於CPURST
附：南北橋架構及其功能介紹

例1：VIA P4*266芯片組結構示意圖
P4處理器

PC100/133 P4*266北橋芯片 AGP 2X/4X接口
DDR MEMORY

以太網卡
PCI VT8233南橋 VT6103(10/100Mbps)
SLOT
UDMA33/66
ATA100
6個USB
接口
VT1616
AC’97 Codec

EPROM
Integrated
AC’97 Audio
MC97 MODEM
CODE
VT1211
Super I/O
SIO PIO FDD K/B Mou

CPU——HOST BUS——北橋——PCI BUS——南橋——ISA BUS

例2：Intel 810(HUB)架構

CPU

HOST BUS

可用LCD GMCH AGP

HDD ICH PCI

AUDIO

CDROM

FDD

PIO

SIO

K/B

MOU

LPC
BIOS P

SUPER I/O

八、40S9011分頻器
為CLOCK CHIP提供66—100MHZ或以上的外頻，為北橋、南橋、CPU提供CLOCK信號，間接為MEMORY提供CLOCK信號，其中32.768KHZ為南橋提供RTC.CLOCK信號，不用電流供電，而用BAT供電

九、74245(緩沖器)

1G Dir

74245
A B
1 G(開關) Dir(方向)
A B 0 0

A B 0 1

A B 1 1

注：其中當G(開關)為高電平時，此74245停止工作

十、MAX 213
GND GND

MAX 213

送出12V
+5V

注：利用電容進行充放電，送出12V的電壓，主要用於體積小穩定性好的板子上，功能類似於75232

十一、CPU的工作模式
1)、REAL MODE(真實模式)：
地址線為20根，尋址空間為2^20，即為1M

2)、PROTECT MODE(保護模式)：
尋址1M以上空間，A20GATE在保護模式下是一根地址線，在真實模式下相當於一個門
3)、REAL-TIME MODE(實時模式)：可以切換以上兩種模式
十二、PCI總線介紹
1.4 PCI總線工作原理及其基本寫入周期
PCI BUS Master若要以Master模式存取資料，首先要由REQ#向匯流排仲裁器發出請求訊號，匯流排仲裁器會以GNT#訊號回應PCI BUS Master的要求，Master取得GNT#後，才取得BUS使用權。REQ#與GNT#為點對點訊號，BUS Master可減少CPU的負荷，並增加系統效能，因為當一裝置在執行Master的動作時，CPU仍可以執行其他的指令動作。

PCI BUS控制時序圖：

等待 等待 等待
狀態 狀態 狀態
位址階段 資料階段1 資料階段2 資料階段3

CLK
1 2 3 4 5 6 7 8 9

FRAME#

AD

C/BE#

IRDY#

TRDY#

DEVSEL#

GNT#

FRAME#
IRDY#
REMARK
H
H
閒置階段
H
L
Initiator准備完成交易的最後一次傳輸，但尚未完成
L
H
交易正在進行且Initiator尚未准備完成目前的資料階段
L
L
交易正在進行且Initiator准備完成目前的資料階段

1、 FRAME#：周期框架，它是由目前的INTIATOR驅動，它有效時表示數據交換開始，為了確定是否已經取得匯流排擁有權，Master必須在同一個PCI CLK信號的有效期(即上升沿有效)，取樣到FRAME#與ITDY#都為高態，且GNT#為低態，數據交換可以是由在目前的INTIATOR與目前所定址的TARGET間一到多次資料傳輸組成，當INTIATOR准備完成最後一次資料傳輸階段時，FRAME#就會驅動到高態。
2、 TRDY#：TARGET Ready被目前所定址的TARGET驅動，當TARGET准備完成目前的資料傳輸時，它就會被驅動到低態，如果在同一個PCI周期信號的上升沿，TARGET驅動TRDY#到低態且INTIATOR驅動IRDY#到低態，則此資料階段便宣告完成。在讀取期間，TRDY#被驅動到高態表示TARGET正在驅動有效資料到匯流排上；在寫入期間，TRDY#被驅動到低態表示TARGET准備接收來自MASTER的資料，等待狀態會被插入到目前的資料階段裡，直到取樣到TRDY#與IRDY#都為低態為止。
3、 IRDY#
4、 STOP#：停止數據交換
5、 IDSEL#：選擇裝置芯片
6、 LOCK#：INTIATOR用來鎖定目前所定址的TARGET
7、 DEVSEL#：設備選擇信號(6個時鐘周期)

注意點：
PCI BUS的控制信號全部在時鐘的上升沿有效，TRDY#與IRDY#必須同時有效，在FRAME#與IRDY#全為高態前不能使用BUS。
Master起始一個傳輸，在6個時鐘周期內未偵測到DEVSEL#為低態，則產生一個Master-Abort信號。
在GNT#有效後，FRAME#為高電平不能超過16個時鐘周期，否則收回PCI使用權。
IRDY#與TRDY#都為高態，表示BUS處於等待狀態。
FRAME#為高，IRDY#為低，表示最後一次資料在傳輸未結束。
FRAME#為高，IRDY#為高，表示BUS處於閒置狀態。
當FRAME#為低態時，IRDY#為高態不能超過八個時鐘周期。
Master接收到GNT#信號
Master驅動REQ#到低態
仲裁等待時間

匯流排取得等待時間

INTIATOR驅動IRDY#到低態且TARGET驅動TRDY#到低態
Target與Intiator的等待時間
Master驅動Frame#到低態

REQ#

Master 仲裁器

GNT#

第二章 各設備動作原理
(一)、CPU动作讲解
典型IC：8088/80286
基本概论：Centrality Processor Unit—中央处理单元
1. CPU：中央处理单元是整个系统的核心，是整个系统的最高执行单位，负责整个系统资料的处理，执行，控制，运算的功能，整个系统资料处理速度的快慢，取决于CPU的工作频率。
2. CPU内含CU&ALU两部分
CU：CONTROL UNIT 負責控制指揮協調CPU内外各單位之執行、暫存、堆疊、運算、解碼、交換，為電腦的控制中心。
ALU：ARITHVETIC&LOGICAL UNIT 執行算術及邏輯運算。
3. 利用内容之ALU(Arithmetic/Logic Unit)算術/邏輯單位處理送出來資料，包含算術處理（加、減、乘、除）與邏輯運算（比較，AND,NOR），並將處理後之資料由控制單位（Control Unit）送至主記憶體或外部存放。
4. 為加速ALU執行速度，CPU使用了一特定的高速暫存器，用以暫時存放待處理或已處理資料，以加快CPU處理速度。
5. 在80486以後CPU增加三項技術：
1. 採取内、外頻技術，亦就是每一CPU有其倍頻係數。
内頻（主頻）=外頻*倍頻係數
2. 將Co=Processor 包含入CPU中，以增加運算速度。
3. 增加Cache RNM(稱LI CACHE)以作高速運作時暫作資料擺放。
個家CPU發展
Intel Zilog ??? Motorla ???
4004 -- 4bit 1971
8080 --8bit Z80 6502 – APPLE 6800
8088 68000 ---
8088 68020
80286 Z8000 68030
80386

8748 --- 單片機28 68705 16C54
8749
8751
8731
(二)、CO- PROCESSOR 动作讲解
典型IC： 8087/80287

基本概论：Co-Processor—数学运算处理器
由于CPU主要负责逻辑运算，不擅长数学运算，特别制作出一数学处理器以辅助之
动作方式：1. 次一数学处理器系专门作数学运算用，内部大大增加算处理位元与暂存器长度以提高计算精确度与加快内部资料传递速度。

2. 此一数学运算处理器与CPU系并联使用，当同时工作，数学处理器与CPU将自动判定是否为数学运算指令，若为真，则CPU将无法处理，暂时停顿，数学运算处理器将依汇流排要求/同意法则，向CPU要求汇流排控制权并同意后，执行该运算处理指令。
3. 当运算处理指令执行完毕后，数学运算处理器将运算结果存入记忆体后自动将汇流排控制权叫唤给CPU。
4. CPU恢复汇流排控制权与接受数学运算后之值。
最新发展：486以上CPU将Co-Processor制作加入CPU中，以加快整体运作速度。

(三)、CLK动作讲解
典型IC： 8284A

基本概论：Clock Generatorct –时脉产生器
产生各系统元件之时脉，及各系统间之同步讯号，是各元件动作的动力。
为使CPU有一稳定时脉（Clock）与备妥（Ready）同步讯号与重置（Reset）逻辑，特别制作出单一时脉产生器IC，以简化线路并提升系统稳定度。
动作方式：1.8284A外接一14.318MHz石英振荡器，振荡后本身作除频动作，分别以1/3频（4.77MHz）33%Duty Cycle提供给CPU,及1/6频（2.386MHz）50%Duty Cycle 给周边装置。
2. 8284A外接一Power Good 讯号并同步Clock讯号以送出Reset讯号。

(四)、BUS CTRL动作讲解
典型IC： 8288
基本概论：BUS Control—汇流排控器
接受CPU的命令，执行CPU所要传送的各种控制信号，如位址控制信号（ ）、资料控制信号（DEN）、资料方向控制信号（DT/R）以及代替CPU下达各，如对记忆体下达读写命令（-MEMR、-MEMW）对I/O下达读写命令（-IOR、对中断控制器（8259）下达INTA命令等，它也是一个执行单位。为使控制讯号输出精度特别制作出单一汇流排控制IC，以将CPU的命令转适切控制讯号一以供汇流排控制所需。
动作方式： 1. 8288外接CPU所产生/S0,/S1,/S2讯号并配合CLK,/AEN,CEN,IOB讯号输入，以产生以下控制讯号。
2. 命令输出接脚讯号：/MRDC,/MWTC,/IORC,/IOWC,/AIOW
3. 控制讯号输出接脚：DT/R,DEN,ALE,MCE/PDEN

名词解释： CLK=CPU时脉。（Clock）
/AEN = 位址置能，Low动作，若输入为Hi时，8288输出之接脚皆呈浮动状态。
CEN= 类似AEN,Hi动作。，但输入为Low时，8288输出之接脚皆不工作状态。（反向Action输出）

(五)、IRQ 动作原理讲解
典型IC : 8259

基本概论: Interrupt IRQ – 中断要求与服务
8259 是介于CPU与外面各种周边设备沟通的桥梁,当外界的周边设备,要请求CPU来处理资料时候必须经过中断控制器8259来通知CPU处理,而且每次只能安排一种周边设备,目前使用的通道有IRQ0 – TRQ15共有15种,如软碟,硬碟,键盘,印表机等是,这些通道,有些是专属的,有些是大家公用的,同时要求处理时,中断控制器还会比大小,权位高的优先,权位低的要让权位高的.
由于周边元件(K/B , FDD ,MOUSE.)並非随时都有在工作,CPU若采取轮询法或等待法将造成效率低落,故由周边元件主动提出中断服务要求,CPU再现实际情况服务之.

动作方式 : 1. 周边元件透过IRQ0 – TRQ7(IRQ0权位较高)讯号向中断控制器提出中断服务的要求.
2. 中断控制器依权位比重判定是否接受要求.
3. 中断控制器若接受周边要求,则向CPU送出INT – 要求中断服务要求讯号.
4. CPU将视状况(无DMA工作,无不可遮幕中断工作.)在下一工作周期结束时送出INTA – 中断认可讯号,准备执行中断服务.
5. 中断控制器接获ITNA讯号后,则向CPU送出中断向量值在资料汇聚排上.
6. CPU接获中断向量值后自动计算出中断服务程式位置,並跳至该位置执行起.
7.执行完中断服务程式后,CPU继续原先未完成之工作.

IRQ优先顺序 :
IRQ0->IRQ1-> IRQ2 -> IRQ8 -> IRQ9 -> IRQ10 -> IRQ11 -> IRQ12 -> IRQ13 -> IRQ14 -> IRQ15 -> IRQ3 -> IRQ4 -> IRQ5 -> IRQ6 -> IRQ7

(六)、DMA动作原理讲解
典型IC : 8237

DMA方框圖

基本概论:Direct Memory DMA – 直接记忆体存取
由周边元件或记忆体直接对系统之记忆体直接作存入或取出动作而无需透过之运行作以提升效率.
但是要作DMA的控制以前,必须先获得CPU的同意,整个系统的汇流排控制交给DMA控制器(8237)来接管.目前作DMA的周边,有软碟,新型IDE ULTRA 33,ULTRA DMA 66快速硬碟SCSI硬碟,SCSI光碟,音效卡,机等周边设备.
动作方式 : 1. 由周边元件透过DRQ0 ~ DRQ3(DRQ0权位较高)讯号向DMA控制器提出直接存取记忆体要求.
2. DMA控制器依权位比重判定是否接受要求.(若同时有多个DMA要求或工作时,DMA控制器将依权位比重判定是否接受要求)
3. DMA控制器若接受周边要求,则向CPU送出HRQ – 要求汇流排要求讯号.
4. CPU将在下一工作周边结束时送出HLDA – 同意汇流排讯号,並放弃汇流排使用权.
5. DMA控制器向周边元件送出相对应之DACK0 ～DACK3(DMA要求认可讯号)
6. 在DACKX讯号为HI期间,DMA控制器以IQR及IOW对周边元件作资料取出与存入动作,並以MEMR与MEMW对记忆体作存取.
7. DMA动作结束,DMA控制器将HRQ与DACKX讯号为L0,並将汇流排控制权交回.
8. CPU继续原先未完成之工作.

DRQ分配表面化: (一般设定)
DRQ1 :音效卡
DRQ2 :磁碟机专用
DRQ3 :保留
DRQ4 :由第一个8237 MDA控制器串接至DRQ
DRQ5 :声霸卡使用
DRQ6 :一般SCSI卡
DRQ0 :保留
DRQ7 :保留(网路卡/MPEG CARD)

(七)、RTC动作原理讲解
典型IC : 146818

基本概论: Real Time Clock – 真时时钟
为使系统可随时知道目前日期与时间,特别制作出一即(真)时时钟,以随时作计时工作,该计时电路内含本身使用RTC电池,提供该电路在PC未开机下仍然工作.(PC若在开机下,则对RTC电池进行充电工作,以保持RTC电池之电量)

动作方式 : 1. IC 146818 使用一 32 . 768KHZ振荡器做为其Clock来源,计时之值(时,分,秒,年,月,日)存于CMOS记忆体内,以供系统作读取之用.)
2. 使用权者可透过“SET - UP”或“TIME”对RTC值作修改.
系统开机自我测试无误后,将向RTC调时间,日期资料,配合IRQ_0中断动作,自行再作一Clock时钟使用.(配合8253TimerIC 产生精准之18HZ频率作计时使用.)

(八)、CMOS动作原理讲解
典型IC : 146818
基本概论: CMOS – 静态记忆器
CMOS SRAM (静态 RAM),它内部有64/128/256 BYTE的SRAM,储存我们所周边设备的组态,日期,时间,硬碟的大小等重要的资料,其BIOS的设定,晶片组的设定,电源管理的设定,硬碟的自动侦测设定等.一开机时,系统BIOS会检查CMOS设定的内容与电脑实际的设备是否相符,如不相符合,则会停住,会叫我们重新设定RUN SETUP.

为使系统随时保有目前设定值与使用配备规格参数等,特别制作一段记忆体以供存入,该电路使用与RTC相同之电池,提供该电路在PC未开机下仍然工作,记忆值资料.(PC若在开机下,则对RTC电池进行充电工作,以保持RTC电池.)

动作方式 : 1. 使用者可透过“SET - UP”动作查看CMOS设定,或修改.
2. 透过I/Oport 70,71可直接对CMOS进行读取或写入动作.

重要COMS地址与存放资料库:
1. 00H ~ 0DH : RTC即时日期,时间与闹铃设定值存放区.
2. 10H : FDD型式(360K , 1.2M , 720 , 1.44M)
3. 12H : HDD型式代号.
4. 15H ~ 18H : 主记忆体大小.
5. 19H ~ 1AH : HDD C, D 扩展位元组.
6. 2EH ~ 2FH : CheckSum值存放区.若 10H ~ 20H加总之值与2EH , 2FH不符,则视同“CheckSum Fail”(也许有安置不同设备.)系统将停下,要求使用者作“SETUP”工作.

CPU开机自我测试无误后,将向CMOS调资料,以了解目前周边使用情形,再依所设定进行工伯.(测试记忆体,作萤幕显示,作HDD,FDD读取…….)

(九)、TIMER動作講解
典型IC：8253A
基本概論：TIMER –可程式計時／計數器
　　　　　因為系統電路有若干因定工作在固定時間內執行，例如：DRAM R=計時工作（非RTC計時）。為減輕CPU負擔，所以制作出一外部計B－其計數值，待計時時間到達，再以中斷方式，通知CPU執行特定之一
動作方式：1.8253A外接一1.19MHz系統提供之Clock源作計數依據。
2.選擇並設定為何種Model及計數／計時值。（計數或計時）
　　　　　3.將計數／計時器開啟，開始計數計時
　　　　　4.到達計數計時值時，產生OUT輸出，接8259A，以產
實際使用：
8259A內含三組Timer，其設定為：
1.Timer_0：55ms產生一時脈，接8259 IRQ_0對CPU中斷，以更新系統計時。
2.Timer_1：15μs產生一時脈，接至NMI不可遮幕中斷，產生Refresh_DRAM刷新用，以保持DRAM內資料不至於消失。
3.Timer_2：產生各種音頻時脈，推動Speaker以產生各種音調。

(十)、DRAM動作講解
典型IC：41256-10
基本概論：1.可存取記憶體大概可分SRAM & DRAM 為二種。
　　　　　2.SRAM構造類似為正反器（Flip-Flop）具有將資料鎖住，達到記憶之功能，其優點為存取速度快，缺點為較佔體積且價格貴。
　　　　　3.DRAM構造類似電容器充電後保有其電荷一樣保有或記憶資料般之功能，由於此電容相當小（約IPF）且有自我放電特性，所以須定時充（Re-flash）其資料才不致於失落，因為如此，相對的其存取速度變慢，但其優點為所須面積小，單位面積下可大量提升其記憶容量
4.一般均將DRAM IC組合焊接在RAM Module以靈活插配使用
名詞解釋：1.ROM：Read Only Memory唯讀記憶體
　　　　　2.RAM：Random Access Memory可隨機讀取記憶體
　　　　　3.DRAM：Dynamic RAM。動態可讀取記憶體
　　　　　4.SRAM：Static RAM。靜態可讀取記憶體
　　　　　5.SDRAM：Synchronous DRAM。同步型DRAM，采取系統Clock作為輸出入同步用，一般有PC100，PC133（100MHz&133MHz）二種，在RAM Module上一般均含一SPD EEPROM（Serial Presence Detect）零件，記錄此一RAM Module存取的各項參數，供系統先行讀取後，作為對此一RAM Module作資料存取之速度參數設定。（每秒傳輸量：PC100=800MB，PC133=1067MB）
　　　　　6.RDRAM：RAMBUS DRAM。（每秒傳輸量：PC800=1.6GB）
　　　　　7.DDR RAM：（每秒傳輸量：PC266=2.1GB）
　　　　 8.MDRAM：Magnetric DRAM可磁化動態可讀取記憶體關機時仍可保留原資料。
　　　　　9.VCM RAM：Virtual Channel Memory虛擬通道記憶體，從存取資料的記憶通道至輸出入緩衝出多出多個虛擬通道，這些通道都會分配給Memory Master所用，以減輕控制器的負擔並擁有較佳的使用效能。
CACHE RAM動作講解:
基本概論：1.在主記憶體（DRAM）與高速CPU間載入高速記憶體（SRAM），亦即CACHE而高速記憶體儲存CPU常用指令，資料，CPU存取SRAM可保持高速而不
2. 使用CACHR RAM的系統里，每當CPU要去讀取某個記憶體時，CACHE控制器會先去檢查CACHE RAM內是否有該資料，若有，則以高速傳入CPU。若無，主記憶體讀取，讀取同時該資料亦復制至CACHE RAM中，下次讀取時便不主記憶體讀取
3. 概分為L1 CACHE：內建於CPU內部中，一般容量均不大。486：8K，Pentium I：16K，Pentium II：32K。
4. L2 CACHE：建於CPU與DRAM間，一般容量以512K為大宗。（桌上型電腦則合並在同一卡夾。）
5. 一般HDD亦含有CACHE RAM，常讀取的資料亦放在CACHE RAM中系統快